H2061722的博客

客户端使用的是黑金的开发板，SOC是紫光同创的PGC2K400，工程是使用的软件生成的demo；客户在调试的CPU端网口的时候出现，网口不通的情况，主机ping不通；查看IP设置,检查主机IP和目标IP是否处于在同一个网段，通过检查客户是这边是处于一个网段内；查看网络物理接口是断开的，经过排查后面得知同创demo的phy和黑金板卡的phy是不适配的，需要更改；修改方式我等会放下面；排查思路点：先检查phy是否起来，如果phy起来检查是否同一网段，检查phy的驱动是否适配。

本案例记录了FPGA调试过程中ADC通道无数据输出的问题定位过程。首先检查硬件设计，确认原理图、线路和信号源均正常；随后转向软件配置方向，发现ADC通道使能开关未打开导致4个通道无输出。通过查阅手册并与工程师确认，打开使能开关后问题解决。案例强调了硬件排查与手册查阅的重要性，提醒避免经验主义错误。整个过程展示了从表象到根源的系统性调试思路。

紫光FPGA与modelsim联合仿真出现 Fatal: (vsim-3693) The minimum time resolution tinit (hfgl ih the verilog souree is smaller than the one chosen for SyA FATAL FEPOR while loading design 报错的问题解决。

这个时候就可以选择将你的网表文件给到他使用，就是相当于把你的功能模块封装成了一个黑匣子一样，只有外部端口，没有内部代码；，在TOP层的子模块声明里面需要加上/*synthesis syn_black_box */进行黑匣子设置，此时子层 adf 文件作为黑盒是不会综合的，在 device map 时会将顶层综合结果与子层 adf 文件合并传递至布局布线阶段；这些都设置完毕后呢，就可以对工程进行编译和综合了，综合完毕后会生成一个.adf的网表文件，我们要使用的就是这个文件；我这里是把两个子模块的添加了哈；