gzc0319的博客

输出寄存器 Output Register、输出延迟链 Output Pin Delay、输入延迟链 Input Pin to Input Register Delay、输入寄存器 Input Register、输出使能寄存器 OE Register、上拉电阻 Program Pull-Up Resistor。的方法：比如要实现A&B&C&D，就需要将RAM的前15个bit写0，最后一个bit写1【输入0选择上方通道，输入1选择下方通道】。不添加约束，系统默认约束错误的例子。一般关心Clocks、

我先看的正点原子nios视频笔记，后看的小梅哥，这篇笔记就不怎么记太基础的了感觉是小团队，不太正规，讲课口头禅、音量忽大忽小、语速忽快忽慢也让人头疼，但是讲的比较细致、透彻，值得一听，有收获，很多时候看视频标题没兴趣看，看的过程中发现有意外收获。多看看他的视频，加深认识，调试时可以少走很多弯路。#include sys/alt_irq.hIOWR_ALTERA_AVALON_PIO_IRQ_MASK 打开中断alt_ic_isr_register注册中断（ic指器件） 使用 Outline当目录用也不错

原理图如下图，板卡FPGA同时使用2片flash配置芯片，左侧M25P64即EPCS64。2片flash配置芯片使用相同的SPI总线。在不使用nios的quartus工程中，使用jtag烧写jic的方式固化程序到EPCS64，始终正常。近期使用含有nios的quartus工程，发现无论是使用Nios® II Flash Programmer还是shell的方式均无法烧写程序，解决方法是直接焊掉U2 N25Q128。

FPGA NIOS CAN

最近抽空看了不少教学视频，简单整理一下USB、以太网UDP通信虽然复杂，但是有专门芯片，具体FPGA代码就比较简单SD卡、SDRAM较为复杂，但完全由FPGA驱动，相比之下代码就比较复杂3 初识FPGA1 FPGA是什么：与单片机异同、厂商、优势2 应用领域及前景：通信、算法、嵌入式、前沿科技--5G无线、自动驾驶、AI、云计算3 内部结构：框图4 开发流程：流程图电源：适配器、USB（小功率）、排针。

使用Quartus的SignalTap查看master信号为低电平，uart_timeout信号为高电平，但是~master&&uart_timeout仍为低电平测试发现，必须加一句assign master= 1‘b0；~master&&uart_timeout才会变为高电平