arm中的PLL，MPLL，UPLL，FCLK，HC…

最新推荐文章于 2024-11-15 16:17:04 发布
原创 最新推荐文章于 2024-11-15 16:17:04 发布 · 821 阅读 · 1 ·
CC 4.0 BY-SA版权
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。

S3C2440 CPU主频可达 400MHz ，开发板上的外接晶振为 12M ，通过时钟控制逻辑的PLL（phase locked loop，锁相环电路）来倍频这个系统时钟。2440有 两个PLL （phase locked loop）一个是 MPLL ，一个是
最低0.47元/天 解锁文章

200万优质内容无限畅学
arm中的PLL，MPLL，UPLL，FCLK，HCLK，PCLK的作用概述
u014353386的博客
04-01 1122
前言：     不同公司，不同等级的ARM架构也是有许多共同的地方，因此以最为广泛使用的2440为实例讲解。 一，PLL     S3C2440 CPU主频可达400MHz，开发板上的外接晶振为12M，通过时钟控制逻辑的PLL（phase locked loop，锁相环电路）来倍频这个系统时钟。2440有两个PLL（phase locked loop）一个是MPLL，一个是UPLL。UP
ARM中计算MPLL的方法
b02330224的专栏
09-26 1051
1. U32 mpll_val=0;       mpll_val = (92       算得mpll_val的二进制：0101 1100 0000 0001 0001        注意：(92 2. ChangeMPllValue((mpll_val>>12)&
ARM的pll
9527的博客
11-19 885
确定PLL 过程： 1.确定 cpu频率 Fcclk 2.确定晶振频率 Fosc ，Fcclk 一定是Fosc的整数倍。 3.计算M值M = Fcclk/Fosc，M的取值范围为1~32。实际写入MSEL位的值为M-1的整数倍。 4.计算P值选择P值以配置PSEL位。通过设置P值，使Fcco在定义的频率限制范围内。P必须是1, 2, 4或8其中的一个。  PLL ： Fcco为PLL电流控制振荡器...
关于MPLL和UPLL的学习
浮华若水
09-26 8121
S3C2440有两个PLL（phase locked loop）一个是MPLL，一个是UPLL。MPLL用于CPU及其他外围器件，UPLL用于USB。用于产生FCLK， HCLK， PCLK三种频率，这三种频率分别有不同的用途：  FCLK是CPU提供的时钟信号。  HCLK是为AHB总线提供的时钟信号， Advanced High-performance Bus，主要用于高速外设，比如内
PLL
Mage的专栏
11-03 3444
锁相环 　　--------------------------------------------------------------------------------------------- 　　PLL(Phase Locked Loop)： 为锁相回路或锁相环,用来统一整合时脉讯号,使内存能正确的存取资料。PLL用于振荡器中的反馈技术。 　　锁相环是一种反馈电路，其作用是使得电路上
【ARM 裸机】PLL 时钟配置
我的博客
05-20 481
ARM 裸机，PLL 时钟配置
ARM9中计算MPLL的方法
b02330224的专栏
09-27 1000
测试程序400M的算法：  i = 2 ; //don't use 100M!  switch ( i ) {  case 0: //200   key = 12;   mpll_val = (92   break;  case 1: //300   key
MPLL、UPLL、FCLK、HCLK、PCLK浅析
weixin_30526593的博客
03-12 554
对于计算机专业的我来说，看到MPLL、UPLL、FCLK、HCLK、PCLK这些词真是头晕啊，上网查了下资料，总结如下 MPLL和UPLL 首先MPLL和UPLL是两个PLL(phase locked loop)，这是电子电路的东西。好吧，我表示也不懂 = =b MPLL用于CPU和其他外围部件，而UPLL用于USB接口 MPLL和UPLL用于产生FCLK、HCLK、PCLK三种...
ARM中的PLL，MPLL，UPLL，FCLK，HCLK，PCLK的作用概述
weixin_43444901的博客
06-16 1708
转载大神文章，原文链接：原文链接：https://blog.youkuaiyun.com/fdgyfghh/article/details/83893680 前言： 不同公司，不同等级的ARM架构也是有许多共同的地方，因此以最为广泛使用的2440为实例讲解 一 、PLL S3C2440 CPU主频可达400MHz，开发板上的外接晶振为12M，通过时钟控制逻辑的PLL（phaselockedloop，锁相环电路）来倍频这个系统时钟。2440有两个PLL（phaselockedloop）一个是MPLL，一个...
ARM裸机开发：主频与时钟
嵌入式学习记录站点
11-12 3184
ARM裸机开发：主频与时钟
7_时钟体系
韦东山嵌入式专栏
01-13 4072
第七章 时钟体系 ​ 时钟信号是数字时序电路的“脉搏”，电路每接收到一个周期的时钟信号，就做一个相应的动作。因此，在允许的范围内，时钟信号的快慢直接决定着电路性能的好坏。在片上系统（SOC）中，不同的模块通常需要工作在不同的时钟频率。为了满足这些需求，芯片将时钟源信号进行稳定、倍频、分频、分发以及屏蔽（gate）等操作，产生不同频率的时钟信号。这些时钟信号和它们的管理电路构成了芯片的时钟体系，驱动着各种各样的功能模块协同工作。 6.1 IMX6ULL时钟体系介绍 6.1.1 晶体振荡电路 ​
s3c2440的时钟详解
蛋蛋强的专栏
07-25 6313
     s3c2440 cpu的默认工作主频有两种12MHz和16.9344MHz，也就是我们的晶振的频率，但一般12MHz的晶振用的比较多，Fin就是指我们接的晶振频率。大家都知道s3c2440上电正常工作后频率是远远大于12MHz和16.9344MHz的，我们的s3c2440的cpu正常工作时的频率就是405MHz，因此这就需要一个电路来提升频率，在s3c2440的datasheet中找到了...
I.MX6U 裸机开发11.主频和时钟配置实验
猿来这样-谢厂节的博客
11-15 1107
在 I.MX6ULL 处理器中，PLL（锁相环）用于生成各种频率的时钟信号，以满足不同模块的需求。
Linux-ARM裸机(六)-主频时钟
嵌入式入坑，专注点灯。
11-26 466
本章只记录了如何进行主频、PLL、 PFD 和一些总线时钟的设置，具体的外设时钟配置在学习到后面章节具体使用时候再详细配置。（让主要的时钟先跑起来）
FCLK，HCLK和 PCLK时钟三者之间的关系
weixin_33695450的博客
11-26 2139
FCLK是提供给ARM920T 的时钟。 HCLK 是提供给用于 ARM920T，存储器控制器，中断控制器，LCD 控制器，DMA 和 USB 主机模块的 AHB总线的时钟。 PCLK 是提供给用于外设如WDT，IIS，I2C，PWM 定时器，MMC/SD 接口，ADC，UART，GPIO，RTC 和SPI的 APB 总线的时钟。 ...
系统时钟（汇编语言程序设计）
wangpengqi的专栏
12-27 2240
系统时钟（汇编语言程序设计）—① 一直不知道该怎么描述S3C6410的PLL（锁相环），表示很难理解，我也算是瞎猫去碰“死耗子”吧。 我就去按照韦东山老师讲述的Clock去大概描述一下吧（当然也是参考了网上的些许内容），表示不是很多，看的很蛋疼。 1、首先介绍一下PLL（锁相环） S3C6410里面包含有三个PLL，APLL、MPLL以及EPLL，通过设置它们来达到操作CP
HDMI PHY中PLL与MPLL
最新发布
05-13
### HDMI PHY 中 PLL 与 MPLL 的差异与应用场景 HDMI PHY 是实现高速串行传输的核心模块之一，其中涉及多个锁相环（Phase-Locked Loop, PLL）来生成所需的时钟频率。以下是关于 HDMI PHY 中 PLL 和 MPLL 的区别及其应用的详细说明。 #### 1. **PLL (Phase-Locked Loop)** PLL 是一种常见的电路设计技术，用于生成精确的高频时钟信号。在 HDMI PHY 中，PLL 主要负责生成 TMDS（Transition Minimized Differential Signaling）所需的数据速率时钟。TMDS 数据流通常运行在较高的频率范围（如 27 MHz 到超过 6 Gbps）。 - **功能**: - 提供稳定的参考时钟给 HDMI 发送器。 - 将输入的低频参考时钟倍频至满足 HDMI 协议需求的高频时钟[^1]。 - **典型应用场景**: - 高清视频传输：例如 Full HD 或更高分辨率下的数据传输。 - 支持动态调整像素时钟以适应不同的显示模式和刷新率。 #### 2. **MPLL (Main Phase-Locked Loop / Multiplier PLL)** MPLL 可视为更复杂的 PLL 实现形式，其主要作用是在某些特定场景下提供更高的灵活性和精度。特别是在一些 SoC 架构中，MPLL 被用来生成多种不同用途的时钟信号。对于 HDMI 来说，MPLL 往往承担着更为复杂的功能： - **功能**: - 不仅可以生成 TMDS 所需的高频时钟，还可以为其他外设或内部组件提供独立的时钟源。 - 在部分架构中，MPLL 还可能参与音频采样时钟的同步过程，确保音画同步效果良好[^2]。 - **典型应用场景**: - 多媒体处理环境：比如同时支持视频输出和高质量音频流播放的情况。 - 对于需要灵活切换多种显示标准的应用场合特别有用。 #### 3. **两者的主要区别** | 特性 | PLL | MPLL | |-----------------|------------------------------|----------------------------| | **定义** | 基础版锁相环 | 更高级别的多功能锁相环 | | **适用领域** | 专注于单一任务 | 满足多样化需求 | | **性能特点** | 结构简单、功耗较低 | 功能强大但相对复杂度增加 | #### 4. **实际案例分析 – Rockchip RK3399 平台** 在 Rockchip RK3399 上，HDMI 接口的设计充分利用了这两种类型的 PLL 技术。具体来说： - VOP 子系统通过配置合适的参数设置 PLL 输出适合当前屏幕分辨率的像素时钟； - 同时借助 MPLL 完成更多定制化操作，例如适配特殊外部显示器或者优化整体能耗表现等额外目标[^1]。 ```c // 示例代码片段展示如何初始化 PLL 参数 void configure_pll(uint32_t freq_mhz) { uint32_t reg_val; // 设置基础频率 reg_val = read_register(PLL_CONFIG_REG); reg_val |= (freq_mhz << PLL_FREQ_SHIFT); write_register(PLL_CONFIG_REG, reg_val); // 如果存在 MPLL，则进一步调优 #ifdef USE_MPLL optimize_mpll_settings(); #endif } ``` --- ### 总结 综上所述，虽然 PLL 和 MPLL 都属于锁相环家族成员，但在硬件设计实践中它们各自扮演的角色有所不同。理解这些细微差别有助于开发者更好地利用现有资源构建高效可靠的多媒体解决方案。
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值