安路 FPGA 开发新手教程：TangDynasty 安装、点灯实战与 ModelSim 仿真步骤

最新推荐文章于 2025-10-22 19:00:39 发布

原创最新推荐文章于 2025-10-22 19:00:39 发布 · 406 阅读

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#fpga开发

TangDynasty 开发环境安装指南

Windows 系统需预先安装 Java 运行环境（JRE 8+），从安路官网下载 TangDynasty 安装包。运行安装程序时勾选 USB-JTAG 驱动组件，默认安装路径避免中文空格字符。

安装完成后需配置许可证文件，将官方提供的 license.dat 放置于安装目录下 \license 文件夹。环境变量中添加 TD_HOME 指向安装根目录，Path 变量追加 %TD_HOME%\bin 路径。

新建工程与引脚配置

启动 TD 软件选择新建工程，器件型号选择 EG4S20BG256。创建 Verilog 文件时注意编码格式设置为 UTF-8 无 BOM 格式。顶层模块名称需与文件名严格一致。

引脚约束通过 TCL 脚本或 GUI 界面分配，LED 对应引脚参考开发板手册（如 LED1→C13）。电平标准设置为 LVCMOS33，输出驱动电流选择 8mA。未使用引脚建议设置为下拉输入状态。

LED 闪烁程序实现

基础点灯代码包含时钟分频与状态切换逻辑：

module led_blink(
    input clk_24m,
    output reg led
);
reg [23:0] cnt;
always @(posedge clk_24m) begin
    cnt <= cnt + 1;
    led <= cnt[23];
end
endmodule

时序约束文件需创建 .sdc 约束主时钟：

create_clock -period 41.667 -name clk [get_ports clk_24m]
set_clock_groups -asynchronous -group {clk}

ModelSim 仿真流程

仿真测试平台需包含时钟生成模块：

`timescale 1ns/1ps
module tb_led();
reg clk;
wire led;
initial begin
    clk = 0;
    forever #20.83 clk = ~clk;
end
led_blink uut(.clk_24m(clk), .led(led));
endmodule

TD 工程中配置仿真工具路径，ModelSim.ini 需添加安路器件库路径。仿真脚本包含编译顺序指令：

vlib work
vlog ../src/led_blink.v
vlog tb_led.v
vsim -novopt tb_led
add wave *
run 100ms

下载与调试技巧

生成比特流文件时选择压缩选项减少文件体积。通过 Anlogic USB-JTAG 下载器连接时，需在 TD 中识别硬件序列号。上电初始化问题可通过修改 .bit 文件配置选项解决：

配置模式选择 Master SPI
启动时钟选择 24MHz
CRC 校验关闭

调试阶段建议启用 SignalTap 嵌入式逻辑分析仪，采样深度设置为 2048，触发条件配置为上升沿捕获。观测信号添加时钟域约束避免亚稳态问题。