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glowu
这个作者很懒，什么都没留下…
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基本testbench写法
1. 给模块取一个名字（可任意取，一般在仿真模块后加"_test") 例如: module myDesign_test; /*/////////*/ endmodule2. 定义变量类型 将输入信号定义为reg类型的；将输出信号定义为wire类型的；3. 例化模块，并将输入的信号和2中定转载 2012-04-26 22:06:05 · 24550 阅读 · 0 评论 -
使用ModelSim作前仿真與後仿真
使用ModelSim作前仿真與後仿真2010-05-30 10:56比較建議的方式，還是學ASIC那招：『寫testbench先對每個module作前仿真，再對每個module作後仿真，最後再燒入FPGA測試。』這種方式的優點是：1.testbench比waveform editor可更靈活的描述電路規格。2.testbench可使用Verilog的系統转载 2012-04-26 18:53:15 · 1663 阅读 · 0 评论