本文介绍了一种采用增量模型设计的MIPS架构CPU仿真，从一条指令的流水线开始，逐步增加功能，目标是支持包括add、sub、ori、lw、sw、beq、j在内的五级流水线。目前实现的是版本1.0，能够处理ori指令。通过示例展示ori指令的机器码，并进行了仿真验证，结果显示在一号寄存器的内容。文中提到整体架构参考相关书籍，但未提供详细信号传递关系图。
该cpu设计仿真采用增量模型。
从最简单的一条指令的流水线开始
然后一步步增加功能，添加支持的指令条数，解决指令间的冒险
预计最低会做到支持{add，sub，ori，lw，sw，beq，j }指令的五级流水线
版本1.0
实现了一个原始的支持ori指令的五级流水线
例如如下指令：
ori $1 $s0 0x0013 #将0号寄存器的值与0x0013进行或操作，结果储存在一号寄存器中
ori $1 $s0 0x0014
ori $1 $s0 0x0520
转为机器码
34010013
34010014
34010520
储存在data文件中
开始仿真：
仿真显示：一号寄存器内的内容
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