The case for the reduced Instruction Set computer读后感

文章探讨了计算机体系结构的目标,指出CISC(复杂指令集计算机)由于复杂性增加的原因,如存储速度与CPU处理速度失衡、微代码使用和向上兼容性需求,逐渐成为主流。然而,作者认为RISC(精简指令集计算机)在实现的灵活性、设计时间和速度方面更具优势。随着超大规模集成电路的发展,RISC成为未来可能的趋势,尤其是在支持高级语言和VLSI技术进步方面。

The case for the reduced Instruction Set computer读后感

计算机体系结构的目标

One of the primary goals of computer architexts is to design computers that are more cost-effective than their predecessors.

计算机体系结构设计的目标就是保证比之前的产品具有更高的成本效益。成本效益包括用于制造计算机的硬件成本、软件花费、在初始硬件和随后程序调试及测试所需的费用。在过去计算机发展的历史中,CISC是一种趋势。但本文认为CISC是弊大于利的,RISC才是下一代超大规模集成电路更好的解决方案。

复杂性增加的原因

存储的速度vsCPU处理速度

John Cocke says that the complexity began with the transition from the 701 to the709.The 701 CPU was about ten times as fast as the core main memory;this made any primitives that were implements as subroutines much slower than primitives that were instructions.

可以看出由于701CPU速度与核心主存储器速度差异,导致了用子程序实现的原语要比指令实现的原语慢的多。而在709中由于复杂度的提高进而实现了成本效益的提高。由此我们可以直到CISC趋势源于CPU与存储器速度的失衡。

微代码和大规模集成电路

Microprogrammed control allows the implementation of complex architectures more cost-effectively than hardwired control.Advances in integrated circuit memories made in the late 60’s and early 70’s have caused microprogrammed control to be the more cost-effective approach in almost every case.

集成电路技术的使得在大多数情况下微程序控制成为了最经济的方式,而这种解决方案把指令集的拓展成本降低到极致。同时技术的发展导致了传统的子程序方式在计算机体系架构中被广泛应用。而子程序的应用广泛则需要依靠CISC来提升性能。这一点在存储的速度vsCPU处理速度有说明。

代码密度

With early computers, memory was very expensive. It was therefore cost-effective to have very compact programs. Complex instruc

### RISC-V RV32I 指令集概述 RISC-V 是一种开源的精简指令集架构 (Reduced Instruction Set Computer, RISC),旨在提供灵活、模块化的设计方案,适用于多种应用场景。RV32I 是 RISC-V 的基础整数指令集之一,专为 32 位地址空间设计[^1]。 #### RV32I 指令集的核心特性 RV32I 定义了一组基本的整数操作指令,支持通用寄存器文件中的数据处理。以下是其主要特征: - **寄存器数量**:拥有 32 个通用目的寄存器,每个寄存器宽度为 32 位。 - **寻址模式**:仅支持固定长度的指令编码(每条指令占用 32 位),简化了指令解码逻辑。 - **核心指令类别**:包括算术运算、逻辑运算、分支跳转以及加载/存储操作等[^2]。 #### 实现细节与开发环境 为了实现 RISC-V RV32I 处理器,通常会借助现代 EDA 工具完成硬件描述和仿真验证工作。例如,在 Xilinx Vivado 平台下可以利用 SystemVerilog 编写 RTL 级别的代码来定义 CPU 架构并测试其行为模型。下面是一个简单的 RV32I 加法指令 (`ADD`) 的 Verilog 描述: ```verilog // 寄存器声明 reg [31:0] reg_file [0:31]; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin // 初始化所有寄存器为零 for (int i = 0; i < 32; i++) begin reg_file[i] <= 32'b0; end end else begin case (opcode) ADD_opcode: begin reg_file[rd] <= reg_file[rs1] + reg_file[rs2]; end default: ; endcase end end ``` 上述片段展示了如何通过组合逻辑更新目标寄存器 `rd` 中的内容,具体实现了两个源寄存器 `rs1` 和 `rs2` 值相加的功能。 #### 性能对比与其他应用领域 相较于传统的 CISC 架构如 x86,RISC-V 提供更简洁明了的结构设计思路,这使得它特别适合应用于资源受限型设备之中,比如 IoT 设备或者移动终端等领域[^3]。然而需要注意的是,尽管当前阶段 RISC-V 在高端计算任务上的竞争力尚不及某些成熟商业解决方案,但它正逐步扩展至更多元化的市场范围之内。
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