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原创大作业实录：基于 verilog 的简易抢答器设计和 quartusII 仿真

四路抢答器 responder 设计一、设计需求二、模块划分和参考代码1. 系统框图2. 按键输入模块3. 控制模块4. 倒计时模块5. 抢答信号编码模块（优先编码器）6. 七段数码管译码模块7. 数码管动态扫描模块8. 分频模块一、设计需求 1. 主持人复位抢答器，按动 Start 开关开始抢答 2. 四位抢答选手，编号01~04，控制抢答开关 3. 抢答倒计时60s 4. 若记时期间有人抢答，将抢答结果锁存，计时复位 5. 若计时期间无人抢答，计时结束后计时复位 6. 显示模块显示倒计时和

2020-12-20 20:06:20 21542 21

基于 verilog 的简易抢答器设计和 quartusII 仿真附录

学校大作业，由于条件有限，没有上板调试，仅完成了功能仿真。小白一只，欢迎大家交流批评。

2020-12-31

空空如也

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原创 大作业实录：基于 verilog 的简易抢答器设计和 quartusII 仿真

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