KU040 slice内 路径分布 和 延时参数

原创 已于 2022-12-01 11:40:33 修改 · 1k 阅读 · 1 ·
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#fpga开发

于 2022-05-07 18:09:41 首次发布
本文详细介绍了FPGA中LUT（查找表）的内部结构和输出O6通过最短路径连接到同一slice内其他LUT输入端口的延迟特性。LUT的各输入端口到O6的延迟数据被列出，同时强调了在同一slice内的相邻LUT和寄存器（reg）之间的快速连接，确保了数据同步。此外，还提到了时钟系统对于reg的clk/rst/clk_en管脚的等长设计，确保了时钟信号的均匀分布。

每个slice中，lut 的出口 O6 以最短路径可以连接到同一个slice其他的 lut 的 I0-l5 入口的情况，

以下为 lut O5 的相邻情况

下面是 8个reg （AFF-HFF）通过最短路径连接 到同一个slice中不同 lut 之间的连接关系

最短路径是指 只经过一次 线交换器 （int_inter），也叫线路相邻 ,如下图为 H6LUT 的 O6 以最短路径连接到 B6LUT 的 I3(a-lut 4)，

所有最短路径的延时都在 120 ps 左右，误差一般在10ps之内,可以认为等长，若想要某一条线的延时参数，除了在schemtic界面生成时序报告之外，还可以在dev界面右键此线，选择enter_assign_routing_mode(手动布线模式)，然后load_net_delay,点击确认后删除某一条节点，

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