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Verilog提供一系列系统任务用于记录信号值变化保存到标准的VCD(Value Change Dump)格式数据库中。大多数波形显示工具支持VCD格式。 $dumpfile("file. dump"); 打开一个VCD数据库用于记录 $dumpvars(); 选择要记录的信号 $dumpflush; 将VCD数据保存到磁盘  $dumpoff; 停止记录 $dumpon; 重新开始

1. 激励的产生 对于testbench而言，端口应当和被测试的module一一对应。端口分为input,output和inout类型产生激励信号的时候，input对应的端口应当申明为reg, output对应的端口申明为wire，inout端口比较特殊，下面专门讲解。 1）直接赋值。 一般用initial块给信号赋初值，initial块执行一次，always或者forever表