DDR2 说明书部分翻译

MT47H64M16

 Bust length: 突发长度

	通过寄存器的MR（Mode register）中的M0-M2位来定义突发长度，如图35所示。读或者写操作均是通过

突发导向的，突发长度可以设置为4或者8. 突发长度的作用决定了在进行读写操作的时候可以访问的最大列地址。

	当DDR2 SDRAM收到一个读或者写的命令时，burst length这么多列将会被选中。在本次突发访问过程中

将会在选中的这些列中进行。这就是说，如果突发访问将会被折叠如果达到了这些列的边界。（All accesses for 

that burst take place within this block,meaning that the burst will wrap within the 

block if a boundary is reached，没谱？）由列组成的块会通过A2-Ai被唯一指定当Busrt length=4时，

或者设定A3-Ai在bust length=8时（Ai 是列地址中的最高位）。剩下（低位）的地址位用来选择本块中的开始地址。

设定的突发长度对读写均有效。

Bust Type：

	访问指定的突发数据需要通过连续或者交叉方式。突发类型通过M3位进行选择。对突发数据的访问顺序由突发

长度，起始列地址，突发类型决定。DDR2 只支持4-bit和8-bit两种突发类型。在8-bit模式下，支持全交叉地址顺序。

CAS latency:

	通过M4-M6定义。 CL是以时钟周期定义的延时，这个延时是接收到READ命令到输出第一个可读位之间的时间。

可以被设置为3、4、5、6、7个周期，这个是由操作速度决定的。

	DDR2 不支持任何半周期延迟。保留的状态不应该被使用，因为这会导致不可预测的操作。

	DDR2 也支持 posted CAS additive latency(AL). 这个标志的作用允许READ命令先于RCD得到响应。

实现的方法是延迟内部命令AL个时钟周期。AL的规定在81页有介绍。