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RSS订阅转载 (筆記) 如何設計邊緣檢測電路? (SOC) (Verilog)
邊緣檢測電路(edge detection circuit)是個常見的基本電路。Introduction 使用環境：Quartus II 7.2 SP3
2015-04-11 12:57:29
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原创 ISE中将Verilog封装为IPcore
工程中当某个模块A很大，每次工程中其他地方的改动都要花很长的时间再综合A，如果把模块A封装成一个IP，就不用每次再重新花时间综合A。从http://blog.youkuaiyun.com/jbb0523/article/details/7846921看了许多关于IP封装的，但是比较杂乱，没有具体的例程可以参考。下面以一个实例介绍ISE中IP（black box）封装。1） 现有模块A： netw
2015-04-10 22:51:36
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Daemon_tools教程
deamon tools是一个的虚拟光驱工具，支持Win9x/win2k/win2003，支持ps，支持加密光盘，装完不需启动即可用。是一个先进的模拟备份并且合并保护盘的软件，可以备份SafeDisc保护的软件，可以打开CUE（CDRWin/DiscDump/Blindread生成的。BIN镜像）、ISO（CDRWin或CDWizard生成的镜像）、CCD（CloneCD生成的。IMG镜像）、BWT（Blindwrite生成的镜像）、CDI、MDS（Alcohol120%生成的镜像）等这些虚拟光驱的镜像文件(以后将支持更多的格式）
2012-02-15
kodi中文插件最新2022 repository.xbmc-addons-chinese-2.0.0
kodi中文插件最新2022
repository.xbmc-addons-chinese-2.0.0
2022-01-23
QT 实现倒计时 完整工程 精确到 毫秒 ms
QT 实现倒计时 完整工程 ，精确到 毫秒 ms
timer = new QTimer();
connect( timer, SIGNAL(timeout()), this, SLOT(timerOver()) );
timer->start( 1 ); //一秒钟后开始触发，然后一m秒一次
2015-12-08
noc8.v
写一个顶层模块B，B模块中只包含输入输出和例化模块A。模块（module）前面加上
// XST black box declaration // box_type "black_box" // synthesis attribute box_type of sdram_top is "black_box" 。在例化模块A时，前面加上// synthesis translate_off，例化完后加上// synthesis translate_on
2015-04-10
空空如也
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