feifansong的博客

一，概述将已有的FPGA功能模块封装成IP，方便在Vivado中使用。为了增加通用性，使用AXI4-Lite总线作为控制总线，使用AXI4-Stream总线作为数据流总线。二，IP封装流程在Vivado工程中，选择菜单栏中的Tools，然后再下拉菜单中选择Creat and Package IP… 。如图1所示。 图1 创建或打包IP然后弹出向导，如图2所示。 图2 IP创建向导点击 next...

转载自：https://www.cnblogs.com/kevinchase/p/7813664.html在vivado中，连接的管脚的信号一般都会自动添加OBUF或IBUF。但是对于inout类型的接口，不会主动添加IOBUF，因为in/out切换需要控制信号，需要用户自己分配好。在Language Template中能找到IOBUF的标准实例： 1 2 3...

[DRC LUTLP-1] Combinatorial Loop Alert: 1 LUT cells form a combinatorial loop. This can create a race condition. Timing analysis may not be accurate. The preferred resolution is to modify the design t...

1：  建立工程并准备文件打开Vivado， 并新建一个工程，取名dividerIla ，类型(type)，选择RTL Projecct，Default Part 根据你的硬件平台选择。这个一定要选择正确，因为需要下载并运行的。我的平台是AC7010， 选择的是xc7z010clg400-1。接下来是添加下载的源程序文件：Divider_Multiple.v 到Design Sources 下， ...

FPGA综合出来的电路都在芯片内部，基本上是没法用示波器或者逻辑分析仪器去测量信号的，所以xilinx等厂家就发明了内置的逻辑分析仪。在vivado中叫 ILA（Integrated Logic Analyzer），之前在ISE中是叫ChipScope。基本原理就是用fpga内部的门电路去搭建一个逻辑分析仪，综合成一个ILA的core核伸出许多probe去探测信号线...

fpga硬件调试 (一)----mark_debug最近两个月开始用Vivado做项目，之前一直用ISE开发，个人觉得ISE方便好用，而Vivado编译又慢，还占内存，打开一个工程就需要好半天，可视化界面感觉也没什么用处，不如模块化的代码来的简单，而且还有一些bug。无奈xilinx公司不再开发ISE，到14.7就结束了，以后的芯片只能用Vivado做设计了，只能用...

zMIO和EMIO方式是使用PS部分的GPIO模块来实现GPIO功能的，支持54个MIO（可输出三态）、64个输入和128个输出（64个输出和64个输出使能）EMIO而IP方式是在PL部分实现 GPIO功能，PS部分通过M_AXI_GP接口来控制该GPIO IP模块；另外EMIO模块虽然使用PS部分GPIO但也使用了PL部分的管脚资源。MIO方式实现GPIOvivado中zynq设置如下图由图中可...

MIO与EMIO的区别与应用1 MIO与EMIO概念MIO：多功能IO接口，属于Zynq的PS部分，在芯片外部有54个引脚。这些引脚可以用在GPIO、SPI、UART、TIMER、Ethernet、USB等功能上，每个引脚都同时具有多种功能，故叫多功能。EMIO：扩展MIO，依然属于Zynq的PS部分，只是连接到了PL上，再从PL的引脚连到芯片外面实现数据输入输出。2 MIO与EMIO的使用例程（...

**约束文件实际上就是将你的verilog中定义的端口号与FPGA板子上的IO口建立起联系，也同样是告诉软件该如何分配你所定义的端口号以生成对应的bit文件。**下面是关于约束文件的详细内容1、约束文件的后缀名为.xdc；2、约束文件中的内容大体分为两类： 1：IO口与端口的链接； 2：该IO口的最高电平定义； ![这是一个约束文件中的一部分，可以看出由两部分组成]...

BANK 34 IO_B34_0 R19 IO_B34_LP1 T11 IO_B34_LN1 T10 IO_B34_LP2 T12 IO_B34_LN2 U12 IO_B34_LP3 U13 IO_B34_LN3 V13 IO_...