高阻态

 

高阻态

  
  高阻态这是一个数字电路里常见的术语,指的是电路的一种输出状态,既不是高电平也不是低电平,如果高阻态再输入下一级电路的话,对下级电路无任何影响,和没接一样,如果用万用表测的话有可能是高电平也有可能是低电平,随它后面接的东西定。
   高阻态的实质:
  电路分析时高阻态可做开路理解。你可以把它看作输出(输入)电阻非常大。他的极限可以认为悬空。也就是说理论上高阻态不是悬空,它是对地或对电源电阻极大的状态。而实际应用上与引脚的悬空几乎是一样的。
   高阻态的意义:
  当门电路的输出上拉管导通而下拉管截止时,输出为高电平;反之就是低电平;如上拉管和下拉管都截止时,输出端就相当于浮空(没有电流流动),其电平随外部电平高低而定,即该门电路放弃对输出端电路的控制 。
   典型应用:
   1、在总线连接的结构上。总线上挂有多个设备,设备于总线以高阻的形式连接。这样在设备不占用总线时自动释放总线,以方便其他设备获得总线的使用权。 
   2、大部分单片机I/O使用时都可以设置为高阻输入,如凌阳,AVR等等。高阻输入可以认为输入电阻是无穷大的,认为I/O对前级影响极小,而且不产生电流(不衰减),而且在一定程度上也增加了芯片的抗电压冲击能力。
   高阻态常用表示方法
  高阻态常用字母 Z 表示。
### 的概念及其符号表示 (High-Z 或 High Impedance)是一种电路状,在这种状下,节点既不连接到电源也不接地,表现为非常的电值。它通常用于三门、多路复用器以及其他需要动控制输入/输出的场景中。 在电子工程领域,可以用特定的符号来表示。以下是常见的几种表示方式: #### 1. **逻辑电平中的** 在数字电路设计中,通常被标记为 `Z` 或 `-` 来区分于传统的低电平(0 和 1)。例如,在 VHDL 或 Verilog 中定义三缓冲器时,可以使用如下代码[^1]: ```verilog assign output = enable ? input : 1'bz; ``` 此处 `1'bz` 表示。 #### 2. **原理图中的** 在电路原理图中,可以通过断开开关或者虚线箭头的方式表示。具体来说,当某个引脚处于时,可能会标注为 “Hi-Z” 或者通过图形化手段展示其未连接的状。 #### 3. **仿真工具中的** 许多 EDA 工具(如 Cadence、Mentor Graphics 等)支持直接显示的结果。一般情况下,“X” 被用来代表不确定状,而 “Z” 则明确指出该节点当前处于抗模式下。 需要注意的是,实际应用过程中应避免长时间让重要信号保持在上,因为这可能导致浮动电压引起误操作甚至损坏器件。 ```python # Python 示例:模拟简单三行为 class TriStateBuffer: def __init__(self, value=0): self.value = value def set_output(self, enable=True): if enable: return self.value else: return 'Z' buffer = TriStateBuffer(1) print(buffer.set_output(False)) # 输出 Z 表示 ```
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