混合信号噪声耦合建模与分析

26 片上系统设计中的混合信号噪声耦合

建模、分析和验证

尼萨思·维尔盖斯 和 永田诚

26.1 引言

降低成本、缩小电路板尺寸以及增加客户功能的需求，推动了在以数字MOS集成电路（IC）为主的芯片上集成模拟功能，从而形成混合信号集成电路。在这些系统中，数字电路速度持续提高，芯片集成度越来越高，互连层数量增加，同时模拟分辨率也在不断提升。此外，无线应用的快速增长及其市场的不断扩大，为实现混合信号系统带来了新的一系列严格的设计目标。在此类系统中，设计人员将射频（RF）模拟电路与基带数字电路集成于单芯片上。其目标是在硅片上实现单芯片射频集成电路（RFIC），使所有模块都在同一芯片上制造。这种集成方式的优势之一在于，由于减少了封装引脚数量及相关的键合线电容，降低了功耗，有利于便携性。集成解决方案功耗更低的另一个原因是，高频信号若需引出到片外，通常需要50 W的阻抗匹配，这可能导致更高的功耗。其他优势还包括：由于封装互连寄生参数减少而带来的高频性能提升、系统可靠性提高、封装数量减少、封装互连寄生参数进一步降低，以及射频组件与VLSI兼容的数字电路实现更高程度的集成。事实上，单芯片收发器如今已成为现实 [1]。

然而，此类系统的设计是一项复杂的任务。实现混合信号集成电路存在两个主要挑战。第一个具有挑战性的任务是射频集成电路特有的，即制造良好的片上无源元件，例如高Q值电感[2]。第二个具有挑战性的任务适用于任何混合信号集成电路，也是本章的主题，即最小化系统各部分之间的噪声耦合，以避免系统出现任何故障[3,4]。换句话说，为了成功实现混合信号系统的片上系统集成，必须最小化由非理想隔离引起的噪声耦合，从而使敏感模拟电路和噪声数字电路能够有效共存，并确保系统正确运行。具体来说，在混合信号电路中，同一芯片上可能同时存在敏感模拟电路和大摆幅高频噪声注入数字电路，这会导致通过导电衬底在这两类电路之间产生不希望的信号耦合。由于技术缩放不断推进，这些电路之间的距离减小，加剧了这种耦合。该问题非常严重，因为信号的不同性质和强度的干扰会影响整体性能，这要求更高的时钟速率和更大的模拟精度。

快速变化的数字信号耦合到敏感模拟节点，是混合信号噪声耦合的主要问题，如图26.1所示。另一种导致不希望的信号耦合的重要原因是由于高频/高功率模拟信号引起的模拟节点之间的串扰。混合信号噪声耦合发生的介质之一是衬底。数字操作会引起底层衬底电压的波动，这种波动通过公共衬底传播，导致模拟部分中敏感器件的衬底电势发生变化。类似地，在模拟节点之间发生串扰的情况下，信号可以通过衬底从一个节点耦合到另一个节点。这种现象被称为“衬底耦合”或“衬底噪声耦合”。

在本章中，我们讨论混合信号耦合问题，并回顾用于建模、分析和验证该问题的各种技术。在第26.2节中，区分了电子器件固有的随机噪声以及电路产生的确定性噪声。然后，我们讨论在数字电路中产生不希望的信号的物理现象，以及这些信号通过衬底等途径传输到系统其他部分的机制。第26.3节回顾了数字噪声产生以及决定噪声耦合的衬底阻抗网络的各种建模方法和仿真技术。第26.4节描述了将这些分析技术应用于布局和电源分配综合的应用实例。

)

26.2 混合信号噪声耦合的机制与影响

26.2.1 随机噪声与确定性噪声的区分

所有降低性能的不希望现象、行为或影响都被视为噪声 [5]。混合信号集成电路中的噪声可分为两种类型：一种是电路中有源和无源器件的固有噪声，另一种是从电路其他部分耦合而来的不希望的信号（例如数字电路的开关噪声）。固有噪声源自器件内部的各种物理现象，例如热噪声、散粒噪声和闪烁噪声。这种具有非确定性特征的噪声在设计中是一个重要考虑因素，尤其是在敏感模拟电路（如接收器射频电路）的设计，其中信号电平可能非常小。此类噪声的水平代表系统中的最低噪声水平，其控制通过优化电路设计、拓扑结构选择、信号带宽限制以及半导体工艺控制来实现。用于量化此类噪声的参数是噪声系数（NF）和信噪比（SNR）。在已知模块的电路拓扑及其电路元件的噪声特性的情况下，可以确定该模块的NF或SNR。噪声通常由输入参考噪声源表示，并具有其自身的频谱。

与第一种噪声类型不同，第二种噪声是一种具有确定性特征的不希望的信号，理论上可以在频域和时域中进行量化。第二种噪声的一个例子是数字开关噪声，它是混合信号集成电路中不希望信号的主要来源[6] ，并且可能具有很强的破坏性，因为它可以传播到很远的距离，通过调制阈值电压和增益作用于所有晶体管，并直接耦合到信号节点。它还可能导致数字模块的平均延迟增加[7]。除了数字开关噪声之外，模拟电路中的任何高频信号都可能成为其他电路的不希望信号源。因此，不仅数字电路，模拟电路也可能成为系统其他部分的干扰模块。然而，在本章其余部分，我们将重点深入讨论来自数字集成电路的确定性噪声。

26.2.2 来自数字集成电路的耦合

在数字集成电路工作期间，噪声可能通过多种机制耦合到衬底，例如器件级操作中的碰撞电离现象、基本电路级操作中寄生无源元件的电容耦合，以及整个集成电路工作中与接地布线的电阻耦合。设计人员需要认识到这些可能的噪声产生机制的相对重要性，以便在设计过程中有效应对不希望出现的耦合问题。近年来，衬底噪声测量提供了芯片内部衬底噪声的原始波形和独特的物理特性，这对于直观理解噪声注入机制非常有帮助。

CMOS数字电路可以通过MOSFET源极和漏极终端的结电容将动态噪声注入衬底。此外，集成电路中的每个阱和互连分别通过反向偏置的体区/阱以及到衬底的交叠电容以电容方式耦合到衬底。只有信号的高频分量才能通过电容耦合传送到衬底。这种电容耦合产生的衬底电流在混合信号电路中尤为重要，因为此类电路中存在大量开关数字节点和高阻抗模拟节点。随着工艺特征尺寸的不断缩小，互连到衬底的电容变得越来越重要。

与上述寄生电阻（欧姆）和电容耦合不同，衬底中的噪声电流可能由碰撞电离现象引起，当MOS晶体管漏极体区耗尽区的电场变得很大时，会产生电子‐空穴对，并导致电流流向衬底。这种电流可以通过衬底传播到系统的其他部分，即使在直流工作条件下也是如此。尽管随着工艺技术[8,9],操作速度的提高和特征尺寸的减小，碰撞电离电流的增长不容忽视，但随着集成规模的增大，地弹泄漏和电容耦合的幅度也显著增加。因此可以说，从整个电路运行的宏观角度来看，碰撞电离现象对衬底噪声的贡献是微不足道的，这一点布赖尔在 [10,11],中已指出，并通过器件和电路仿真进行了详细比较。

26.2.3 电源/地网格、封装/键合线寄生参数对噪声产生的影响

由于衬底噪声主要由电源泄漏和地弹引起，如第26.2.2节所述，电源与瞬态电流和寄生 RLC阻抗网络的相互作用会显著影响噪声。

互连层用于设置电路中不同端子的电压，并将信号从电路的一个点传输到另一个点。互连层在每一层上具有分布式的寄生元件，例如电感和电阻，以及在两层互连层之间和互连层与衬底之间的电容和互感。这些寄生元件可能会产生或耦合噪声。当一个数字门切换时，电流瞬变会通过电源互连层，并在电源/地（Vdd/Gnd）互连线路[12]的寄生电感和电阻上引起瞬态电压降。电流尖峰可能与负载电容成正比。电源网络中的电压降会导致电源/地线反弹，称为“Vdd反弹”或“地弹”，可通过以下表达式获得：

(26.1) $ V_{drop} = Ri + L \frac{di}{dt} $

其中，R 和 L 分别为互连层以及更主要地体现在封装和键合线上的电阻和电感寄生。公式 26.1 右侧的第二项也被称为“电感噪声”、“Ldi/dt噪声”或“ΔI噪声。” 该方程表明，地和电源电压会随着开关电流及其导数而发生跳变。前者决定了电阻性电压降，而后者代表了电源线上的电感性电压降。di/dt 项的另一个不良影响是，由于寄生电抗（主要包括焊盘处的电容和键合 [13,14] 的电感）引发振铃。根据上述讨论，由这些层设定的参考地可能并未处于应有的零电位，参考电源电压同样如此。通过互连层，噪声被传播到电路的其他部分，这些部分连接至相同的电源/地网络。除了 Gnd/Vdd 跳变的直接耦合外，如果同一电源线用于衬底偏置，则电源互连层中的电压变化会通过衬底接触或与源极和漏极区域相关的耗尽电容直接传播到衬底。这种泄漏是衬底噪声的主要原因，如图26.2 所示，在反相器开关的较短时间间隔（Ts）内产生较大的 di/dt 时，衬底噪声波形中以振铃为主导。

实际上，如图26.3中CMOS反相器的等效模型所示，外部端口连接到集总等效电感和电阻，这些代表了到电路板的连接（例如键合线）。尽管未显示，但由于封装腔体产生的等效电容也存在。非零封装/键合线寄生元件会直接在模块之间引起信号耦合（引脚对引脚以及键合线对键合线的互感和电容），或通过首先耦合到衬底，再从衬底耦合到其他器件的方式间接产生。它们可能对集成电路设计中的耦合开关噪声幅度产生重大影响[15]。这是由于许多成本较低的封装具有较大的键合线以及与电源相关的封装引脚电感，而数字门和非差分模拟电路引起的快速电流变化会在这些电感上产生显著的电压降[16]。还应注意，由于封装/键合线寄生参数以及衬底接触可能表现为RLC电路，逻辑电路引起的开关电流会在电源轨和输出驱动电路中引发振铃现象[6,17,18]。这种振荡（振铃）会以峰值电压和建立时间的形式改变衬底电压，正是由该振铃现象所导致的。

一方面，寄生电容C在噪声幅度的确定中起着主要作用。图26.4 显示了峰值衬底噪声幅度Vp随与活动逻辑单元（位于一端的黑色区域）处于同一单元行的非活动逻辑单元体积（灰色区域）增加而降低的情况，其中应用了片上噪声探测技术[19]。随着非活动逻辑单元体积的增加，噪声降低，因为非活动逻辑单元可作为局部电荷存储器，即去耦电容。另一方面，由于电源和地线上的电阻阻抗屏蔽效应，当非活动逻辑单元远离活动逻辑单元时，噪声降低的效果会变差。

)

)

26.2.4 模拟集成电路的耦合

芯片衬底可作为开关电流的收集器、积分器和分配器，导致噪声耦合到芯片各处 [15,20]。电流注入衬底会引起衬底偏置发生变化，进而导致MOS阈值电压、耗尽电容以及其他电路偏置和性能参数的变化。MOS阈值电压的调制是由于衬底偏置波动引起的，这称为体效应。MOS漏极电流 ID 是栅极电压 VGS 和衬底电压 VBS 的函数，其依赖关系由两个跨导 gm 和 gmb 分别建模。前者产生正常的MOS工作状态，而后者会增强体效应，从而增加模拟电路中的电路噪声。这是因为 gmb 是一个函数数量+功率+ P+ P+ N+ N+ In Out N阱 P+ N+ N+ S G D 模拟.Gnd Dig.Gnd Dig.Vdd P‐衬底 扩散衬底接触 连接至模拟/射频 衬底区域 VDD Gnd In Out Cwell Sub. Sub. Sub. G D S。衬底电压以及由于任何非期望电流导致的衬底电压变化会引起漏极电流的波动。因此，衬底电压扰动会影响邻近的晶体管。需要注意的是，衬底耦合在纯模拟电路和混合信号电路中都是一个问题[15]。尽管在这两种情况下衬底中的耦合机制是相同的，但寄生串扰在这两类电路中的影响略有不同。在纯模拟电路中，衬底充当信号反馈路径，衬底耦合可能由于反馈特性而导致小信号性能函数（如放大器增益和带宽）发生变化。在混合信号电路中，注入到衬底中的开关噪声会通过敏感模拟器件与衬底之间的结电容以及上述的MOS器件体效应，被同一衬底上的敏感模拟器件拾取。这会导致器件电流和节点电压中出现感应的噪声尖峰。可以证明，随着衬底掺杂浓度的增加，通过体效应的信号耦合相对于耗尽电容耦合变得不那么重要[21]。值得注意的是，除了晶体管外，扩散电阻和电容器也可能受到衬底噪声的电容性影响[9]。

26.3 混合信号噪声耦合建模

完整的衬底噪声分析需要同时进行衬底提取和仿真。任何衬底噪声分析技术都必须包含某种形式的电路仿真，以评估衬底噪声对特定模拟功能中某个关注参数的影响。提取是指确定衬底电等效模型的过程，该模型可能包括电阻、电容或电感。为了准确提取衬底，必须提取阱、接触点、阱抽头、扩散区、沟槽等复杂几何结构。一旦完成提取，就可以对包含提取出的衬底RC网络的电路进行仿真。要预测衬底噪声的仿真结果，需要了解等效提取网络以及引起噪声的噪声注入源的性质和位置。如果在存在器件和衬底寄生参数的情况下进行SPICE仿真，所需的计算时间会迅速激增；因此，这种方法仅适用于分析规模为数百个器件量级的小型组件。下文将讨论电路仿真的替代方法用于衬底噪声分析。

26.3.1 衬底耦合建模

26.3.1.1 捕捉噪声电流

为了建模耦合效应，需要将一些表达式或等效电路元件纳入电路仿真器中，以计算注入衬底的电流，从而确定敏感模拟电路接收到的信号。其中，器件电容包含在用于类似SPICE 的电路仿真器的晶体管模型中。对于互连到衬底的电容，布局提取工具可以轻松提取这些寄生元件。由于这些值依赖于布局，因此通常在电路布局完成后进行提取，并将其纳入电路仿真器用于后布局仿真。一种直接的方法是应用类似SPICE的增强型仿真器对提取的网表进行处理，以捕捉整个大规模数字电路中电源和地线布线上的噪声电流。这些仿真器通过基于电流‐电压特性查找表的宏模型器件，以及依赖于具有相同输入信号的基本电路之间操作相似性的分层电路宏模型，实现了对数十万个组件的仿真能力。碰撞电离现象的贡献可额外计入噪声电流中，其中表示碰撞电离电流电流‐电压特性的解析模型已内置于SPICE所采用的晶体管模型中。例如，在其中一个模型中，热电子引起的衬底电流可以用半解析形式表示为 [22]

(26.2) $ I_{sub} = C_1 V_{ds}^{3/2} \exp\left(-\frac{C_2}{V_{ox}}\right) \times \left(1 - \frac{V_{dsat}}{V_{ds}}\right)^{1/2} $

其中C1和C2是与工艺相关的经验确定参数，tox是氧化层厚度，xj是结深，Vds是漏源电压，Vdsat是饱和电压。利用器件仿真或测量得到的结果，可以确定经验系数C1和C2, ，并将由碰撞电离引起的衬底电流纳入现有的器件模型用于电路仿真。这种直接的方法可以在噪声电流上提供良好的精度；然而，其主要缺点之一是由于内存使用和CPU时间在较大规模数字电路中的急剧增加，导致可分析的电路规模受限。

26.3.1.2 噪声电流宏模型

使用比SPICE中晶体管级描述更高层次的抽象的仿真器，可以加速并提高捕捉噪声电流的能力。大规模数字操作的宏建模有多种可能的方法。

传统的宏建模思想假设逻辑门在切换时会以三角波形的形式汲取电流；该三角波的高度和斜率取决于输入‐输出逻辑功能以及扇出负载电容，并需预先进行表征。然后，可通过叠加这些三角电流来近似得到给定向量下数字电路的电源电流。噪声分析将捕获的噪声电流直接用于电磁辐射（如电磁干扰[23] ）和地弹分析，其中噪声电流与电源和地线布线以及衬底上的寄生阻抗网络相互作用。这种方法可使用门级逻辑仿真替代晶体管级电路仿真，从而显著提升噪声分析的能力。

另一种对开关电流源进行建模的方法利用了每个数字门的衬底噪声特征概念 [24,25]。该方法论利用了这样一个事实：任何给定的逻辑门都通过电容耦合并结合碰撞电离向衬底注入特定信号。这种被称为衬底注入模式的信号，是该门、输入转换、电路实现和工艺技术的唯一指纹。该信号可使用标准器件准确计算建模和电路仿真，并且优于上述描述的最简单的三角波形近似特征。整个电路的衬底噪声特征通过衬底注入模式以及对电路内部节点开关活动的精确分析来评估。开关活动通过门级仿真，基于用户指定的输入向量序列计算得出。由于输入向量无法先验得知 a priori，用户应模拟真实负载或进行最坏/最佳情况分析。对此方法进一步改进的内容在 [26], 中讨论，其中从 Vdd 流向 Gnd 的电源电流，以及直接注入衬底的噪声电流，针对每个数字门在所有可能的输入组合下分别表征，并作为辅助信息存储在标准单元库中。这两类电流根据开关活动在综合衬底噪声电流时进行相应组合。

与之前通过预定义波形叠加来近似噪声电流的基于特征的技术不同，时序分割寄生电容（TSDPC）用单个电容充电过程替代在一个时间间隔[27]内发生的大量逻辑切换。如图 26.5所示的一系列切换电容代表了大规模数字电路，用于仿真电源电流。电容的幅度可通过门级逻辑仿真中的翻转记录获得。电路级仿真器通过数字电路内部实际的电荷传输过程以及寄生阻抗来求解电源电流，从而提高了噪声电流及其同时耦合到衬底的地弹波形的精度。

)

26.3.2 衬底寄生建模

由于其分布特性，衬底无法被建模为一个能够涵盖整个芯片面积的紧凑解析模型，而该芯片面积上的全局效应在芯片各处均有体现。通常，衬底耦合的模型可以通过以下三种方法之一获得：基于完整的三维数值仿真（麦克斯韦方程），或通过对简化形式的麦克斯韦方程进行适当的离散化，或使用集总元件模型。常见的衬底建模技术包括有限差分法（ FDM）结合所得网格的网络约简，或边界元方法（BEM）结合快速BEM矩阵求解技术。

26.3.2.1 盒积分公式

为了获得分布式RC网络，可以采用盒子积分技术 [28]。利用该技术，构建一个三维矩形 RC网格网络作为被建模衬底的等效电路表示。通过根据相关制造光掩模上的布局特征分布网格点，可将网格拓扑与电路的物理设计关联起来。衬底被视为一个三维网格，其中每个网格边都是一个电阻和一个电容的并联组合。在此方法中，边缘表面（边界）被假定为诺伊曼（反射性）边界。

电压的边界条件，而扩散/有源区和接触区在生成的三维RC网格中被视为电压的狄利克雷 （固定）边界（等势区域）。这些区域在多端口网络中被表示为端口，并连接到电路[29]中的相应节点。在被称为端口的扩散/有源区之外，衬底可近似为掺杂浓度不同的均匀掺杂半导体层。在这些区域中，可采用盒积分法[30]对简化的麦克斯韦方程组进行空间离散化。忽略磁场并使用恒等式∇⋅(∇ × A)= 0，麦克斯韦方程组可写为

(26.3) $ \nabla \cdot \mathbf{J} + \nabla \cdot \frac{\partial \mathbf{D}}{\partial t} = 0 $

其中J 是电流密度 D 是电位移矢量 t 是时间 利用关系式，D = εE 和 J = σE，这可以简化为

(26.4) $ \sigma \nabla \cdot \mathbf{E} + \epsilon \frac{\partial}{\partial t} \nabla \cdot \mathbf{E} = 0 $

其中E 是电场σ是电导 率 ε是介电常数

上述方程可以在衬底体积上进行离散化，既可以采用有限差分法的微分形式，也可以采用边界元法的 积分形式，后者将在本节后面部分进行说明。

在有限差分法技术中，衬底被表示为一组立方体，如图26.6[18] 相邻两个立方体（i, j）接触面处的电场法向距离 hij 由公式26.5给出，因此在立方体中杂质浓度均匀的假设下，应用盒积分法 [30,31] 并根据高斯定律，将公式26.4 重写为公式26.6：

(26.5) $ E = \frac{V_i - V_j}{h_{ij}} $

(26.6) $ \sum_j G_{ij} (V_i - V_j) + C_{ij} \left( \frac{\partial V_i}{\partial t} - \frac{\partial V_j}{\partial t} \right) = 0 $

其中

(26.7) $ G_{ij} = \sigma \frac{W_{ij} d_{ij}}{h_{ij}} $

and

(26.8) $ C_{ij} = \epsilon \frac{W_{ij} d_{ij}}{h_{ij}} $

如图26.7所示。

这种方法效率不高，因为会生成大型三维网格，使用变时间步长梯形积分技术进行模拟将变得不可行。例如，考虑轻掺杂衬底的情况，必须对端口之间的大量空闲空间进行离散化，才能准确估计端口间衬底导纳[20]。

)

)

26 片上系统设计中的混合信号噪声耦合

建模、分析和验证

尼萨思·维尔盖斯 和 永田诚

26.3.2.2 网络约简

为了解决这一问题，应通过一个具有相似电气特性的更小的电路来近似所生成的线性RC网络。一部分比例较小的网络节点（称为端口）在物理上连接到外部电路（位于衬底的上表面）。理论上，可采用一个“等效”的多端口网络（类似于戴维南等效电路）对于单端口网络，可以通过消除大量内部节点来实现。这种技术通常被称为“网络约简”。在使用合同变换进行网络约简时，全网络电导和电纳矩阵被转换为约简等效电路，这些等效电路可直接用电阻器和电容器实现。该算法利用条件良好的对称兰佐斯过程，充分利用提取的衬底网络的特殊结构，以形成网络端口导纳的帕德逼近。采用合同变换来确保稳定性，并生成易于用RC元件实现的约简网络。所得到的近似网络保证是无源的，因此在后续仿真中具有良好的行为特性。约简模型保留了原始模型的精度，但所包含的电路节点数量减少了几个数量级。

如果RC网格中的电容可以忽略，则网络约简问题可以得到简化。对于工作速度高达几吉赫兹且开关时间在0.1纳秒量级的情况，忽略固有衬底电容是一个合理的假设。这是因为衬底（有源区和阱扩散区以外区域）的弛豫时间由τ= ρε给出，在ρ= 15 Ω‐cm和εr= 11.9条件下约为15皮秒。在频率低于τ的十分之一时，有源区外衬底的电容行为可以忽略不计。正如我们所见，如果由阱扩散的耗尽区和场氧化层上的互连引入的到衬底的电容能够被精确建模为靠近芯片表面、位于网格外部的集总电路元件，则衬底可被建模为纯电阻网格。如果衬底是多层的，则即使在较低频率下[15]，该网络也不能用电阻网络来近似。请注意，在 SPICE等电路仿真器中，有源器件的结电容被建模为网格外部的集总电容。

衬底可以建模为一个电阻网格，该网格通过盒子积分或德劳内三角剖分（以在衬底中更关键的区域获得更高的精度）确定[12]。采用一种简单的直流宏建模方法，三维电阻网格可被简化为连接n(n + 1)/2个电阻的等效集合，这些电阻连接着n个端口[31,32]。在此方法中，阱被视为端口，并连接到网格外部的集总电容。由于衬底被建模为纯电阻网格，因此宏模型仅包含导纳参数的稳态/直流值，而高阶网格矩为零。该直流宏建模方法的计算复杂度远低于基于合同变换的方法，且生成的宏模型更加紧凑。

26.3.2.3 使用格林函数的边界元法

求解简化麦克斯韦方程组的另一种方法是边界元法（BEM），可用于寄生参数和衬底提取 [33]。该方法仅对连接衬底与器件/接触点/阱区的端口进行离散化。相比有限差分法（ FDM），边界元法更具吸引力，因为在该方法中无需对整个结构进行离散化，而只需对相关的边界特征——即二维衬底接触点（端口区域）进行离散化，因此在网络约简过程中需要求逆的矩阵要小得多，尽管该矩阵是完全稠密的[34]。提取过程可结合模型降阶技术，以获得用于串扰分析的简化模型[35]。边界元法的另一大优势在于其离散化依赖性较小（不同于 FDM）[20]。例如，将一个端口离散化为单个面板，即假设端口上的电流密度恒定，所得结果与真实答案的误差在10%以内。通过合理选择边界元法中的格林函数，只需对那些与设计电路直接相互作用的衬底边界部分（称为“接触点”）进行离散化即可。

格林函数用于确定如示意图 图26.8 所示的每对离散化端口之间的点对点阻抗。得到的阻抗矩阵随后被求逆，以获得所需的衬底导纳 [36]。格林函数表示介质中任意一点由于在该介质中某点注入电流所产生的电势，且可针对衬底以准解析形式确定。连接到外部世界 （器件/接触区域）的衬底区域被离散化为一组 n 个面板，并将每个面板处由各面板注入电流所产生的电势贡献填入一个 n × n 阻抗矩阵中，然后对该矩阵求逆以确定衬底导纳。该技术有效地将三维问题简化为二维问题。

26.3.2.4 格林函数公式

对于电阻性衬底情况（εr= 0），麦克斯韦方程组简化为著名的拉普拉斯方程 [20]

(26.10) $ \nabla^2 \phi = 0 $

其中ϕ是静电势。对上述方程应用格林定理，可得到在源点r′注入单位电流时，在观测点r处产生的静电势。

(26.11) $ \phi(\mathbf{r}) = \int_V \mathbf{J}(\mathbf{r}’) G(\mathbf{r}, \mathbf{r}’) \, d^3\mathbf{r}’ $

其中 G(r,r′) 是满足衬底边界条件的衬底格林函数，J(r′) 是源电流密度

由于所有源和观测点都位于衬底上定义的端口处，且这些端口是平面的并实际呈二维分布，上述体积分简化为面积分。

(26.12) $ \phi(\mathbf{r}) = \int_S \mathbf{J}(\mathbf{r}’) G(\mathbf{r}, \mathbf{r}’) \, d\mathbf{a}’ $

本质上，这将一个三维问题简化为二维问题。此外，由于格林函数隐式地考虑了衬底边界，因此在求解上述方程时无需显式地处理这些边界，只需对实际连接到衬底的端口区域进行离散化即可求解该方程。

衬底的格林函数可以使用经典数学方法解析地确定，并已在文献中报道[33,38]。衬底的格林函数函数 G(x,x′,y,y′)，其中(x,y) 和 (x′,y′) 为衬底表面上观察点和源点的坐标位置，其表达式为：

(26.13) $ G(x,x’,y,y’) = \sum_{m=0}^{M} \sum_{n=0}^{N} f_{mn} \cos\left(\frac{m\pi x}{a}\right) \cos\left(\frac{m\pi x’}{a}\right) \sin\left(\frac{n\pi y}{b}\right) \sin\left(\frac{n\pi y’}{b}\right) $

其中，对于均匀掺杂衬底，f mn 由以下给出

(26.14) $ f_{mn} = \frac{C_{mn}}{\sigma} \left( \frac{\pi^2}{a^2} m^2 + \frac{\pi^2}{b^2} n^2 \right) \tanh\left( \frac{\pi c}{\sqrt{a^2 m^2 + b^2 n^2}} \right) $

这里，Cmn 是一个常数，s 为衬底电导率，(a，b，c) 为 (X，Y，Z) 方向的衬底尺寸。对于具有均匀薄层电阻的多层衬底结构，f mn 的表达式更为复杂。一旦确定了格林函数，仍需求解方程26.12 [20]。该解通过适当的离散化技术获得，将衬底上的每个端口离散化为一组面板。可以建立一组方程，描述系统中所有面板上的电流与电势之间的关系。以矩阵形式表示为

(26.15) $ \phi = \mathbf{Z} \mathbf{i} $

其中阻抗矩阵中的每个元素zij由下式给出

(26.16) $ z_{ij} = \int_{S_i} \int_{S_j} \mathbf{J}(\mathbf{r}’) G(\mathbf{r}, \mathbf{r}’) \, d\mathbf{a}’ \, d\mathbf{a} $

在这个方程中，Si和Sj分别是面板i和j的表面积。一旦推导出格林函数，即可通过公式 26.16解析地确定矩形面板的阻抗。然后将矩阵Z求逆，得到衬底导纳矩阵Y。我们可以通过相应导纳矩阵元素之和的倒数来确定任意两个端口之间的衬底电阻。

从计算的角度来看，上述准解析格林函数的直接计算涉及数百万次浮点乘法和加法运算，并且由于必须对每对面元重复计算，因此对于大规模问题而言，阻抗矩阵的构建成为一项代价高昂的任务[36]。作为一种替代技术，在将整个衬底表面离散化为均匀网格面元后，可利用二维离散余弦变换(DCT)在O(N log N)时间内预计算衬底上所有面元之间的阻抗[38]。

边界元法(BEM)方法普遍存在另一个问题是，稠密的n× n矩阵求逆是一项繁琐的任务。直接LU分解需要O(n³)次操作，这对于合理规模的问题显然不可行。

26.3.2.5 BEM矩阵的快速求解

为了提高边界元法的效率，可以针对复杂几何结构上的第一类积分方程开发高效的多级 （多重网格）方法，即迭代技术。基于该方法，将专为精确考虑衬底边缘效应而调优的稀疏化算法集成到多重网格迭代求解器中，可使BEM求解过程的速度获得近一个数量级的提升。

或者，一种快速特征分解技术已被明确提出[34,39]，该技术可加速边界元法(BEMs)中的算子应用，避免稠密矩阵存储，同时考虑所有衬底边界效应。为了在边界元法公式中高效提取衬底耦合模型，作者采用了基于特征分解的技术克雷洛夫子空间求解器。该模型可集成到SPICE等电路仿真器中，以执行耦合电路‐衬底仿真。为了在精度略有降低的代价下加速模型计算过程，还提出了使用预校正DCT（ PcDCT）算法[40,41]。PcDCT算法的核心思想是：一个面板中的注入电流对另一个较远面板电势的影响，在面板间距离发生微小变化时可视为相同。实验中采用了高掺杂体衬底。结果表明，与传统的格林函数法相比，精度更高，且速度提升了约180倍；与特征分解法相比，速度提升了12倍。PcDCT算法的内存需求比传统的格林函数法显著减少（达20倍）。在示例中，与未加速的特征分解算法相比，内存也节省了三倍。

基于边界元法的衬底建模及其后续仿真问题 [42] 存在若干其他难题。首先，提取出的耦合矩阵密度较高，导致后续电路仿真成本过高，因为在每次仿真中都需要对如今已变为稠密的电路矩阵进行数百次甚至数千次的分解。其次，获取耦合矩阵的 n 列通常需要进行 n 次矩阵求解，计算开销极大，使得求解规模超过数百个变量的问题变得不切实际。为在多尺度上解决问题，已有研究提出采用类小波基进行快速积分方程求解 [42]。该小波基能够高效表示集成电路几何结构的粗粒度信息。使用此类基函数后，许多矩阵元素将变得很小，可直接舍弃而仅损失少量精度。小波基具有多分辨率特性。例如，有研究表明，将非零元素数量减少90%仅导致1%的精度损失。结果显示，对于包含数千个接触点的问题，该方法在矩阵构建速度上几乎提升了近十倍。

26.3.2.6 芯片级衬底网络提取

SeismICTM执行混合信号噪声仿真，无需包含器件（使用等效噪声源），以计算关心的体节点处的时域或频域衬底噪声波形，并可用于分析包含一百万个或更多器件的芯片。[43]在计算出衬底噪声波形后，可以进行包含器件和噪声源的电路仿真，以评估噪声对相关子电路的影响。使用SeismIC进行验证的典型衬底噪声分析流程如图26.9所示。

为了高效地对大型设计的衬底进行建模和分析，采用了一种自适应的衬底建模方法。该方法通过使用敏感性分析来确定芯片中哪些区域需要高模型精度，以及在不影响整体分析精度的前提下可以降低模型精度的区域。噪声敏感性分析还用于衡量任意给定参数变化对衬底噪声的影响。通过计算对各种布局、工艺和封装参数的灵敏度，确定了抑制衬底噪声的适当措施。

26.3.3 芯片级混合信号衬底耦合分析

完成精确的衬底提取后，需要确定噪声注入源的位置和幅度，以促进衬底噪声波形的仿真。噪声注入源的位置可根据布局和原理图网表信息确定。为了确定注入电流的幅度和相位，需要在假设的开关活动下提供某种形式的仿真输入。一旦确定了这些参数，问题就简化为求解一个由有源电流源驱动的非常大的RC网络，如图26.10所示。电流源的数量可能极为庞大，例如，一个包含一百万个晶体管的混合信号设计可能具有一百万个电流源。接下来将探讨如何处理由有源电流源时，假设需要获得关注的体区节点 vb 处的电压响应。该电压响应可表示如下：

(26.17) $ v_b(s) = z_1(s) i_1(s) + z_2(s) i_2(s) + z_3(s) i_3(s) + \cdots $

其中i1, i2, i3,… 是位于衬底不同位置的电流源，z1, z2, z3,… 是它们到关注的体区节点的相应阻抗

电流源的值，i1, i2, i3,… 可通过仿真原始电路（不含寄生参数）并观察流经电源/地节点和器件体端的电流来确定。如第26.3.1节所述，这可以通过晶体管级电路仿真器或结合预表征单元库的门级事件驱动仿真器实现。这些电流可以是时域波形，也可以是在每个感兴趣的频率（s = jω）下的频谱值组合。阻抗z1, z2,… 可通过求解由RC衬底网络和封装电感构成的导纳矩阵的逆矩阵获得（图26.10）

使用方程26.17计算关注的体区节点噪声响应的一个优点是，每个独立的噪声贡献者可以单独计算。因此，根据方程26.17，注入源1在关注的体区节点处的噪声贡献为z1(s)i1(s)。类似地，z2(s)i2(s)是注入源2的贡献，z3(s)i3(s)是注入源3的贡献，依此类推。因此，可以识别出最主要的噪声贡献者，并采取适当的措施来最小化其影响。

26.3.3.1 基于高级仿真的宏观衬底噪声分析

一种宏观衬底噪声模型已被提出，该模型将耦合噪声表示为数字模块间逻辑状态转换频率的函数[13,44]。耦合噪声被定义为模拟电路等受害电路行为描述中的状态变量之一。该噪声通常可表示为单位时间内由数字状态转换引起的电压变化的叠加；因此，在数字模块中演化出一个与状态转换频率相关的函数，该函数可从数字逻辑仿真中轻松提取。这促使了基于硬件描述语言（HDL）的系统级设计中引入行为噪声建模[44–46]。基于该模型的仿真系统已在混合信号仿真环境中实现，如图26.11所示，其中对受数字噪声源耦合影响的二阶 Delta Sigma模数转换器（ADC）的性能退化进行了仿真。噪声的计算根据噪声波形函数 F(f eff, t) 与待设计混合信号电路的瞬态分析并行进行。计算得到的噪声波形被注入到模拟电路中。此处，f eff(n) 为有效转换频率，即在第 n 个采样间隔内定义的单位时间全局状态转换计数 T。

(26.18) $ f_{eff}(n) = \frac{T}{W_i N_i(n) + W_{i-1} N_{i-1}(n)} $

其中 Ni(n) 是第 i 个数字子模块的局部状态转换计数
Wi 是子模块对敏感模拟电路的衬底耦合强度所对应的权重系数，且为各数字子模块之间的相对量
上标 “1” 和 “-” 分别表示上升转换和下降转换。T 是为了离散化噪声产生过程而引入的噪声采样周期，Fnclk( = 1/T) 是

)

与系统时钟（Fsclk）同步。F(f eff, t) 必须是连续的，并反映其瞬态行为的特性。作者采用了公式26.19中的连续函数系统{ϕn(t)}作为F(f eff, t)，其中ϕn(t)定义在第n个采样周期的t ε[0,T]范围内，α、 β为模型参数。

(26.19) $ f_{eff}(t) = \alpha + \beta \left[ f_{eff}(n) - f_{eff}(n-1) \right] \exp\left(-\frac{t}{T}\right) $

权重系数 Wi对噪声幅度随距离和保护环的衰减，以及上升与下降转换时噪声幅度的比值进行建模。为了预先确定这些系数，需要通过电路仿真来评估衬底噪声传输特性。因此，应采用第26.3.2节中所述的衬底等效电路建模方法之一。该技术的一个缺点是，这些系数是工艺技术、电路、布局等因素的函数，因此每当这些参数发生变化时，都必须重新运行电路仿真器。此外，α和β分别是决定生成噪声波形的幅度和宽度的参数。这些参数主要由衬底结构决定，因此应通过包含简单噪声源（如反相器阵列）和宽带宽衬底噪声传感器的专用测试芯片的实验结果来评估。然而，宏建模方法在捕捉灵敏度以及测量混合模拟和数字电路对耦合噪声的响应方面具有优势，特别是在信噪比（SNR）和误码率（BER）等性能指标上，此时设计人员无法应用电路级仿真。例如，图26.12所示的总谐波失真性能（THD）退化现象与已报道的实验结果一致[47] ，因此该模型成功地表达了德尔塔‐西格玛调制环路动态与通过积分器主要注入模拟信号路径的瞬态电压噪声之间的相互作用。

26.3.3.2 射频电路中混合信号噪声的周期性分析

对于射频电路，可以使用针对周期性电路分析的专用仿真技术，快速计算此类电路对混合信号噪声[6,48]的响应。在进行周期稳态工作点分析之后，通过传递函数分析来计算将传输函数从电路中每个噪声源在各个输入频率（即输出频率以及相对于该频率偏移了周期信号谐波的所有频率）处，传递到射频电路输出端的单一频率。采用这种方法，可以计算从（射频）电路中每个器件的体节点到某一特定输出在给定频率下的传输函数。需要注意的是，对于某一给定的分析频率，每个体节点都会对应一组传输函数。一旦（射频）电路的传输函数被计算出来，就不再需要将其表示为晶体管级模型。可在数字（和模拟）电路上执行瞬态仿真以获得瞬态衬底噪声信号。通过对信号进行后处理（傅里叶变换），可确定各器件体节点处的等效噪声频谱。这些噪声频率分量与前述得到的传输函数相乘，即可计算出衬底噪声耦合到射频电路输出的结果。为了计算周期性传输函数，采用了高效的无矩阵迭代方法来进行射频电路的周期性分析 [49–52]。该方法论已被报道应用于便携式无线电前端集成电路发射部分的验证 [6,48]。对制造的集成电路进行测量的结果显示，在发射部分的上变频混频器（调制器）输出端存在射频杂散，而使用此方法分析电路后能够充分预测该现象。若对调制器和参考频率发生器进行瞬态分析，需处理约1900个器件、717个节点和3234个方程，仿真20个周期（调制器达到稳态所需）将耗费大约2天的计算时间。而采用周期性分析方法后，仅用不到一小时的CPU时间便获得了包含982个器件、438个节点和1445个方程的调制器宏模型。另外再花费约一小时用于仿真来自参考发生器的瞬态噪声耦合。

26.4 混合信号噪声测量与验证

永田等人 [53]提出了一种用于衬底噪声测量的直接采样技术，其中一种称为SFLC的检测器由一个P沟道源极跟随器（SF）构成，该源极跟随器的输入探针位于P型衬底表面的P1区域附近，并连接至锁存比较器（LC）的输出端，如图26.13所示。SF拾取探针附近的衬底电势，LC则通过连续比较对外部提供的阶梯式参考电压进行离散化处理，并在每次锁存操作时完成采样，从而对SF的电平偏移输出电压进行量化。即使后接LC电路，SF仍能在输入电压范围约为1 V的情况下保持良好的线性度，同时具有略小于1的增益以及数吉赫兹的带宽。作者展示了波形精确的衬底噪声测量结果，其电压分辨率和时间分辨率分别为100 μV和100 ps，并且还验证了直接测量所获得的衬底噪声波形与前一节所述基于比较器的间接测量方法所获取波形之间的一致性[53]。此处，只有前者可以实现衬底噪声的绝对电压定量评估，而后者仅限于相对评估。

和锁存比较器 (LC) 组成的片上噪声探测电路。（摘自长田, M. 等， IEEE Trans. Comput. Aid. Des., 19, 671, 2000。经许可。))

如图26.14所示，一个可切换控制噪声源（TCNS）包含一个多相时钟（Ck[0:8]）发生器，该发生器由九个延迟元件和一个9行× 12 列形式的噪声源单元矩阵（NSU）组成，其中可通过Ck的每个边沿激活的NSU数量可设置为0到12之间。延迟元件具有偏置电压Vn和Vp ， 分别用于调节上升和下降延迟。此外，通过“Sel”信号选择相邻噪声源模块之间的反相或非反相转换。每个NSU包含30个并行工作的反相器，每个反相器具有一个50 fF负载电容连接至衬底，这对应于2个扇出门和局部布线的典型寄生电容。采用最小栅极长度，并选择适当的宽度，使得在驱动负载电容时，上升和下降转换的开关时间均约为200皮秒。该 TCNS能够生成在幅度、级间延迟和方向上具有可控转换的衬底噪声[53]。

)

通过在单衬底上布置图26所示的SFLC探测器，实现了多点测量。15[19]TCNS与阵列式SF+ LC的组合可作为评估特定CMOS混合信号工艺技术中衬底噪声产生和衬底耦合的参考结构。一个此类测试芯片的示例在0.3 μm 3.3 V CMOS工艺（P型体衬底）中制造，并如图26所示。16[54]该芯片在右上和左下象限包含两个TCNS模块，在左上象限包含一个受害 PLL电路，以及沿四个不同轴布置的12个SFLC，位于噪声源外围和PLL内部。

)

所示的衬底噪声波形 图26.2 由SF + LC测量，用于TCNS在 Ck[0：8] （Ts）具有最短延迟的情况下运行，如图顶部所示；而底部则为较大延迟的情况。最短延迟导致单个大的峰值噪声，这是由于大的di/dt 耦合到封装中的电感寄生所致；而对于较大的 Ck ，随着上升和下降转换，每个边沿对应的正向峰值出现。从相同的数字噪声电路观察到的衬底噪声波形差异也源于以下事实：衬底噪声的主要原因是地弹的泄漏。

通过阵列SF1LC探测器测量以及通过芯片级衬底网络提取和噪声分析进行仿真得到的峰峰值衬底噪声幅度的位置依赖性如图26.17所示。每个探测器与轴上第一个探测器之间的距离列在每个图的x轴上。模拟值与测量结果之间的平均绝对误差为4.5 dBV [54]。

)

26.5 布局与电源分配综合应用

混合信号开关噪声的仿真已集成到多种自动布局工具中，包括可自动设计电源分配网络的电源分配综合程序（RAIL）[31,55]以及感知衬底的布局工具（WRIGHT）[56,57]。在 RAIL中，电源网络的拓扑结构、各线段的尺寸以及I/O焊盘的数量和位置选择被同时优化。该优化采用组合优化技术，并在严格的直流、交流和瞬态电气约束条件下进行，这些约束来源于电源网络与集成电路其余部分（特别是通过衬底耦合）的相互作用。耦合效应被纳入基于模拟退火（SA）的电源分配综合系统的成本函数中。在此工作中，为数字开关逻辑电路创建了线性宏模型，并对到电源轨的电容和电阻耦合进行了建模，如图26.18所示。每个逻辑电路都被其对应的线性宏模型所替代。为了设计电源网络，该工具首先从电源总线几何结构和电源I/O焊盘配置的初始“状态”开始，然后对该几何结构进行扰动，以生成新的候选电源网络或焊盘配置，并更新总线和I/O焊盘的电气模型。下一步，将这些模型与设计人员提供的由电源网络供电的模块宏模型以及衬底模型相结合。利用这一完整的电气模型——电源网络、模块、焊盘和衬底，评估相应的电气性能，并与设计者约束进行比较。例如，可以将敏感节点处的耦合噪声波形与设计者提供的峰峰值噪声幅度约束进行对比。最后，优化器根据结果决定接受或拒绝该扰动。迭代改进循环将持续进行，直到优化器判定无法进一步改善为止。主要目标是确保整个电源分配系统（总线、电源I/O单元分配和内部单元去耦）的设计满足直流电压降和电流密度约束，同时将瞬态电压保持在用户指定目标以下。

在布局工具中，传统上面积和导线长度是最重要的考虑因素，但其他因素涉及模拟和数字部分之间的相互作用公共衬底为这一问题增加了新的维度。本文描述了一组在名为WRIGHT的感知衬底的混合信号布局工具中实现的、用于处理迭代布局框架内衬底耦合开关噪声的算法[56,57]。此处的重点是物理设计，特别是芯片级宏单元布局，该方法将简化的开关噪声估计集成到SA布局算法中。采用一种粗略的电阻网格方法来分析数字开关噪声向芯片上模拟宏的耦合，如图26.19所示。该工具包含了芯片衬底、宏单元上的噪声源和接收器的模型。此外，通过从衬底到参考电位的低阻抗连接，将保护环等缓解措施引入布局器的内层循环。在布局框架内，无需也不可承受设计工具中用于分析衬底噪声所需的精度，因为此类工具必须遍历数千个候选布局方案。

)

噪声源，(b) 保护环，(c) 接触点，(d) 噪声检测器， 以及(e) 衬底。（摘自Mitra, S. 等，WRIGHT中的衬底感知混合信号宏单元布局，IEEE定制集成电路会议论文集，加利福尼亚州圣地亚哥，1994年5月，第529–532页。经许可。))

26.6 总结

为了理解和解决混合信号集成电路中的噪声耦合问题，已提出了多种针对混合信号噪声耦合的建模方法和计算机仿真技术。本章回顾了这些研究工作。讨论了产生不希望的信号的物理现象，以及信号从源传输到目的地的耦合介质。此外，还讨论了对源和耦合介质进行建模的不同方法，以及后续用于仿真耦合的计算机方法。同时探讨了衬底噪声的测量技术以及计算机仿真方法的验证。最后，回顾了衬底噪声分析在布局和电源分配综合中的应用。