FPGA design from scratch-Part37
Debugging our design
Microprocessor Debug Module(MDM)
IBIS模型(输入输出缓冲器信息规范)
SPICE模型
硅片
光波中L为加入延迟
查找表LUT -函数发生器
对每一个输入或输出 LVDS需要两个管脚(查分输入输出标准)
FPGA专用术语汇总-M
LF<->信号发生器产生signal
Keil3/Sourceinsight