dongkobe的博客

module data_clock ( input i_sys_clk, input i_sys_rstn, output [3:0] shi, output [5:0]fen, output [5:0] miao ); //miao cnt; reg [5:0] miao_cnt; always@(posedge i_sys_clk or negedge i_sys_

module serilize_gen( input i_sys_clk, output data_out ); //产生复位； reg [3:0] rst_cnt = 4'd0; always@(posedge i_sys_clk)begin if(rst_cnt == 4'd10)begin rst_cnt end else begin rst_cnt en

硬件平台：Zedboard 软件环境：Vivado 2015.2 仿真工具：XSIM //***************************************************************** 1、AXI Uartlite IP核设置     注意 AXI CLK Frequency = 110MHz     2、Testbench  在Testben

硬件平台：Zedboard 软件环境：Vivado 2015.2  参考例程：xuartlite_low_level_example.c //***************************************************************** 1、UART LOOP工程介绍     本节要在PL中使用AXI Uartlite这个串口IP。这个

在XPS中提供的UART IP只有Lite（精简版）可用，兼容16550模式的UART IP是要付费的。Lite模式的UART比较简单，但是使用时也带来诸多问题，比如中断只有一种模式，即收发都会触发中断并且无法区分，这个确实比较让人恼火。还好在大多数应用场合影响不大。 UART的收发控制有两种方式，一种是查询方式（polled），另一种是中断方式（Interrupt）。查询方式比较简单，不断