doghan11-优快云博客

原创！与~

在编程设计中，经常遇到！与~的使用，有时候容易对这两个家伙产生混淆，总结一下。1）！是逻辑运算符，表示逻辑非。比如变量或表达式a，若a为真，则！a=0为假；若a为假，则！a=1为真。2）~是位操作符，也叫单目运算符，表示按位取反。比如二进制1，则~1=0，二进制0011，则~0011=1100。...

2018-04-24 10:39:41 858

原创信号发生器的输出阻抗与负载的关系

电子类的学生在学习或科研过程中经常接触信号发生器，之前对于信号发生器的输出阻抗与负载的关系比较模糊，现在总结了一下，感觉明确多了。

2018-01-05 22:40:29 11114

原创 SignalTap嵌入式逻辑分析仪使用分析

ALTERA公司的集成开发环境Quartus II自带的嵌入式逻辑分析仪SignalTap给使用者带来很大的方便，SignalTap为使用者提供了实时观察FPGA数据的窗口，给FPGA开发人员的调试带来了便捷。在SignalTap里有2个设置点比较关键，采集时钟（clock）与样点深度（sample depth），采样时钟是SignalTap的采样时钟，样点深度是SignalTap一屏有多少个

2017-12-29 10:37:49 2263

转载如何快速转载优快云中的博客

前言对于喜欢逛优快云的人来说，看别人的博客确实能够对自己有不小的提高，有时候看到特别好的博客想转载下载，但是不能一个字一个字的敲了，这时候我们就想快速转载别人的博客，把别人的博客移到自己的空间里面，当然有人会说我们可以收藏博客啊，就不需要转载，(⊙o⊙)… 也对。。实现因为我自己当初想转载的时候却不知道该怎么转载，所以学会了之后就把方法写出来，帮助那些想转载却不知道该怎么转载的人（大神勿笑

2017-04-25 09:38:40 343

转载彻底掌握Quartus——Signaltap篇

一、前言。Signaltap是嵌入式逻辑分析仪，说到嵌入式，很容易让人想起ARM，其实Signaltap跟ARM没有半毛钱关系。这里的嵌入是嵌到FPGA的内部。如果你用过Signaltap，就会发现，每次都要综合整个工程，再下载代码，然后才可以使用Signaltap，这说明了Signaltap是由一些逻辑电路组成，而不是仿真。请不要把Signaltap和Modelsim混为一谈（如果是一样的话

2017-04-25 09:29:03 1386

转载 FIFO在FPGA中应用的一些知识点

1．什么是FIFO？FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。2．什么情况下用FIFO？FIFO一般用于不同时钟域之间的数据传输，比如FIFO

2017-04-05 20:15:04 1592

转载欢迎使用优快云-markdown编辑器

欢迎使用Markdown编辑器写博客本Markdown编辑器使用StackEdit修改而来，用它写博客，将会带来全新的体验哦：Markdown和扩展Markdown简洁的语法代码块高亮图片链接和图片上传LaTex数学公式UML序列图和流程图离线写博客导入导出Markdown文件丰富的快捷键快捷键加粗 Ctrl + B 斜体 Ctrl + I 引用 Ctrl

2017-04-05 20:11:09 239

原创 fifo在FPGA中的应用小结

本文参考：http://www.eepw.com.cn/article/264818.htm　　　　　http://blog.youkuaiyun.com/hanghang121/article/details/17393387?locationNum=1FIFO是FPGA内部一种常用的资源，可以通过FPGA厂家的的IP生成工具生成相应的FIFO。FIFO可分为同步FIFO和异步FIFO，

2017-04-05 16:57:09 20931

原创 ALTERA公司FPGA命名规则

平时在使用或者接触altera的FPGA较多，在这里贴出其几个cyclone系列的命名规则。　　总体来说，命名规则如下：　　工艺 + 型号 + LE数量 + 封装 + 管脚数目+ 温度范围 + 器件速度，1 cyclone II2 cyclone III3 cyclone IV

2017-04-05 16:49:46 6735

原创 verilog中wire与reg类型的区别

看了几篇关于verilog中wire与reg类型的区别的博客，摘取部分精彩内容如下：输入端口可以由net/reg驱动，但输入端口只能是net，如a = b & c，输入端口a 只能是net型，但其驱动b，c可以是net/reg型；输出端口可以使net/reg类型，输出端口只能驱动net，如a = b & c，模块的输出端口b,c可以是net/reg型，但它们驱动的a必须是net型；若输出

2017-04-04 17:37:49 717

原创你好，大家

Hello World!

2017-03-14 10:50:02 232

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