
Verilog代码练习
文章平均质量分 85
Hardworking_IC_boy
这个作者很懒,什么都没留下…
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HDLbits-时序逻辑Dff部分
DFF前面部分都比较简单,这里不赘述,直接从值得注意的开始做笔记。Create circuit from turth table这一题一开始我是用if-else做的,很符合常规思路,后面了解到原来还可以用case来描述,只要把两个要判断的条件括起来就行。module top_module ( input clk, input j, input k, output Q); always@(posedge clk) begin原创 2021-04-13 22:04:36 · 1676 阅读 · 1 评论 -
HDLbits-组合逻辑部分总结
Circuits_Combinational Logic1.Multiplexers 总结2-to1 multiplexer & 1.2 2-to1 bus multiplexer2路选择器比较简单,可以直接用 ?:进行选择。9-to1 multiplexer9选1的直接用case语句即可,值得注意的有两点case语句中为了简便,可以用十六进制表示,相比二进制可以少写很多数字对于case语句中没有提到的情况,一般用default写明,不过也可通过在always块中先赋初值来解原创 2021-04-10 10:32:02 · 408 阅读 · 1 评论