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demon_yq
这个作者很懒，什么都没留下…
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Verilog IR
irRecivemodule irReceive(RESET, irDACLK1, //-- 37.9KHz irDACLK2, //-- 37.9KHz RXD, EOC,BEEP, DATA1, DATA2, DATA3 );inpu转载 2012-05-13 23:44:35 · 1068 阅读 · 0 评论 -
FPGA DS18B20
module DS18B20Verlog(RESET, Fresh, TempCLK1,TempCLK2, DQ,EOC,PDATA);input RESET; input Fresh;input TempCLK1;input TempCLK2;inout DQ;output EOC;output [7:0]转载 2012-05-15 00:31:28 · 1450 阅读 · 2 评论 -
verilog uart
module URAT(RESET,CLK,RXD,EOC,PDATA,TXD);input RESET;input CLK;input RXD;output EOC;output[7:0] PDATA;output TXD;reg[10:0] spdata ;wire TT;reg[3:0]转载 2012-05-22 23:37:09 · 688 阅读 · 0 评论 -
vga
module VGA( RESET, GCLKP1, GCLKP2, R, G, B, VS, HS ); input RESET;input GCLKP1,GCLKP2;output [3:0]R,G,B;wire [3:0]R,G,B;output VS,HS;wire VS,转载 2012-05-22 23:38:51 · 371 阅读 · 0 评论