DavidBrucesun的博客

Vivado三态门的状态控制

AXI-IIC官方示例解析说明：本文是作者自己对Xilinx的AXI-IIC的官方示例的解析，如有错误望各位指正。文章目录AXI-IIC官方示例解析前言xiic_eeprom_examplexiic_low_level_tempsensor_exampleXIic_RecvXIic_Send总结前言在使用Xilinx官方的IP核AXI-IIC时，想参考一下官方的程序示例，可是示例的介绍多为英文，且介绍不太详细。在此，作者结合自己的实践来尝试分析相关示例，希望对大家有所帮助。说明：软件为V

说明最近在研究ZYNQ中断的事情，感觉搞清楚Xilinx的一些官方函数或许有帮助吧。一下是笔者对XScuGic_Connect的分析。源代码XScuGic_Connect函数代码如下，/*****************************************************************************//**** Makes the connection between the Int_Id of the interrupt source and th

说明：在一些Vitis生成的中断示例中，经常会有“xintc”作为中断中断控制器，导致无法直接编译。本文以xuartlite为示例介绍修改过程。文章目录头文件 Include File常量定义 Constant Definitions变量定义 Variable Definitions中断配置函数原中断配置函数修改后的中断配置函数总结头文件 Include File将#include "xintc.h"修改为#include "xscugic.h"常量定义 Constant Defin

AXI quad SPI没有输出（已解决）在使用ZYNQ的AXI quad SPI时遇到以下问题：使用loopback可以成功，但是使用示波器测量引脚却没有输出。问题描述：最近在用ZYNQ的AXI quad SPI拓展接口，却遇到了这个问题：添加AXI quad SPI核，编译完毕后。使用官方例程，loopback模式可以跑通，但是正常输出模式无法工作，且用示波器测试引脚输出没有波形。IP核AXI quad SPI的设置如下：程序为AXI quad SPI官方的 xspi_polled_e

第17章 SPI控制器注：本文为笔者自己翻译的XILINX ZYNQ-7000 SOC UG-585官方文档，文档版本UG585 (v1.12.2) July 1, 2018文章目录第17章 SPI控制器17.1 简介17.2 功能描述17.3 配置步骤1.引入库2.读入数据17.4 系统功能17.4 I/O接口17.1 简介SPI总线控制器支持与各种外围设备的通信，如存储器、温度传感器、压力传感器、模拟转换器、实时时钟、显示器和任何支持串行模式的SD卡。SPI控制器可

自定义VHDL的IP核本文介绍基于VHDL语言的IP核的创建。说明：使用软件版本为Vivado 2019.2文章目录自定义VHDL的IP核一、创建IP核1.1 创建IP核管理工程1.2 设置IP核管理工程1.3 设置IP核二、编辑IP核2.1 打开IP核工程2.2 编辑IP核顶层文件2.3 自定义IP核inst文件三、完成IP核封装配置说明一、创建IP核1.1 创建IP核管理工程打开 Vivado ，在 Tasks 下点击 Manage IP ，选择 New IP Location：1

Zynq-7000 SoC: PS SPI 控制器文档升级注：本文为笔者自己翻译的《AR# 58294 Zynq-7000 SoC: PS SPI Controller documentation update》文章目录Zynq-7000 SoC: PS SPI 控制器文档升级介绍解决方法介绍根据TRM文档第17.5.4部分，用户使用MIO时必须使用SS0。（大家常看的UG-585全程是，UG-585-Zynq-7000-TRM）如果现有设计在使用MIO引脚时不使用SS0，则需要执行以下操

第2章 信号、接口和引脚注：本文为笔者自己翻译的XILINX ZYNQ-7000 SOC UG-585官方文档，文档版本UG585 (v1.12.2) July 1, 2018文章目录第2章 信号、接口和引脚2.1 介绍2.2 电源引脚2.3 PS I/O引脚2.4 PS-PL电平转换器使能2.5 PS-PL MIO-EMIO信号和接口2.5.1 I/O外围（IOP）接口映射2.5.2 IOP接口连接2.5.3 MIO引脚分配注意事项2.5.4 MIO-at-a-Glance表2.5.5

UARTLite接收不定长数据Vivado建立UARTLite的IP核工程。（过程略）创建SDK或vitis应用工程。（过程略）添加UARTLite官方例程xuartlite_intr_example。（过程略）编译、烧写，验证硬件是否OK。分析官方例程。官方例程xuartlite_intr_example是打开中断，将发送引脚与接收引脚短接，如果接收的数据长度等于发送的数据长度，且接收数据等于发送数据，则例程运行正常。例程中没有给出中断处理函数，而是给出了将自定义封装到中断中的函数。寻找