35、RISC-V多核多Hart处理器的并行效率评估与开发板应用实践

RISC-V多核多Hart处理器的并行效率评估与开发板应用实践

1. 多核多Hart处理器内存状态与指令执行情况

在多核多Hart的RISC - V处理器中，有特定的内存状态和指令执行数据。例如， m[10024] = 20 (14) ， m[10028] = 155 (9b) 等展示了内存地址与对应值的关系。core 1在290个周期内获取并解码了192条指令，IPC（每周期指令数）为0.66。同时，hart 0和hart 1的数据内存转储显示了各自内存地址存储的数据情况，如hart 0的 m[20000] = 21 (15) 等，hart 1的 m[30000] = 31 (1f) 等。

2. 多核多Hart IP并行效率评估

2.1 矩阵乘法执行时间与加速比

通过表格展示了不同核心数和Hart数下矩阵乘法的执行时间和加速比。以单核心单Hart处理器为基准，对比不同设计的性能。例如，2核心2Hart设计的加速比为2.03，2核心4Hart设计的加速比为2.53等。具体数据如下表：
| 核心数 | Hart数 | 周期数 | nmi | cpi | 时间 (s) | 加速比 |
| ---- | ---- | ---- | ---- | ---- | ---- | ---- |
| 1 | 1 | 6,236,761 | 3,858,900 | 1.62 | 0.124735220 | – |
| 2 | 2 | 3,072,198 | 4,601,284 | 1.34 | 0.0614439