Czz2zzzz的博客

正常逻辑综合只做逻辑的优化。Timing ECO是指在timing signoff阶段所做的timing方面的优化，这里主要指的上面分享的timing signoff中的DMSA Flow。这种现象产生在时钟的触发沿，时钟沿跳变不仅带来自身的大量晶体管开关，同时带来组合逻辑电路的跳变，往往在短时间内在整个芯片上产生很大的电流，这个瞬间的大电流引起了IR drop现象。这些数据的输出是为了后续的Starrc寄生参数提取，PrimeTime的timing signoff以及Calibre的物理验证。