29、数字存储器的原理、特性与应用

数字存储器的原理、特性与应用

1. EPROM的特性与局限

EPROM（可擦除可编程只读存储器）中，浮栅上的负电荷量由列线和VDD线上的电压决定。该过程设计的最终结果是使阈值电压大于VDD，这会使相关的FAMOS失效，从而在选定位置产生逻辑“1”。

不过，EPROM存在两个明显的缺点：
- 擦除不便 ：需要将芯片从系统中取出，放入紫外线照射室进行擦除。
- 氧化物退化 ：反复的擦除/编程循环会不可避免地导致氧化物退化。热电子的注入会使氧化物逐渐变得漏电，将擦除/编程循环的总次数限制在数百次。

2. EEPROM的原理与工作方式

为解决EPROM擦除不便的问题，人们开发了EEPROM（电可擦除可编程只读存储器）。它基于浮栅隧道氧化物（FLOTOX）晶体管，这是一种特殊制造的浮栅MOSFET，可通过量子力学隧穿效应进行电擦除和编程。

量子力学隧穿允许电子穿过像绝缘体这样的薄势垒。当电子波函数在势垒另一侧取有限值时，电子就有有限的概率自发出现在那里。但电子波函数会随距离迅速衰减，因此隧穿仅在势垒厚度小于约10nm时才可能发生。FLOTOX晶体管在漏极上方有一个薄的“隧穿氧化物”区域，允许电子在浮栅和漏极之间传输。在擦除/编程过程中，电子通过氧化物中的一系列涉及缺陷态的中间跳跃进行隧穿，这种特定过程被称为“福勒 - 诺德海姆隧穿”。

EEPROM电路每位需要两个晶体管，每个单元包含一个传统MOSFET和一个FLOTOX器件。
- 编程逻辑“1” ：在浮栅上放置足够的负电荷，使阈值电压大于VDD，确保FLOTOX器件永远不会导通。在读取操作时，将行线拉高会使访问晶体管（传统MOSFET）导通，但如果FLOTOX器件截止，列线电压将保持在VDD。实际操作中，通过在行（栅极）施加正电压，在列（漏极）施加负电压，使电子从漏极隧穿到浮栅来编程逻辑“1”。
- 编程逻辑“0” ：采用相反的偏置方式，即行（栅极）施加正电压，列（漏极）施加负电压，使电子从漏极隧穿到浮栅，使FLOTOX器件的阈值电压小于VDD。编程后，当在其栅极施加VDD时，FLOTOX器件在线性模式下工作。读取操作时，行线拉高，访问晶体管和FLOTOX器件都呈线性，使列线接地。

EEPROM每位需要两个晶体管的原因是无法精确控制FLOTOX晶体管编程后的阈值电压。编程逻辑“0”后，FLOTOX晶体管的阈值电压可能变为负值，使其成为耗尽型器件。若仅将FLOTOX器件置于节点上，即使行未被选中，也会将列线拉低到地。

3. 闪存的特点与应用

闪存结合了EEPROM的灵活性和EPROM的高密度。它使用穿通氧化物（ETOX）器件，类似于FAMOS晶体管，但在浮栅下方有薄的隧穿氧化物。

以4×4 NOR闪存电路为例，读写操作时源线S接地，电路配置与NOR ROM相同。对于NOR拓扑，编程通常通过电子的雪崩注入实现，而NAND闪存可能使用福勒 - 诺德海姆隧穿。在NOR和NAND闪存中，通过在源线S上施加正电压，利用福勒 - 诺德海姆隧穿进行擦除。与FLOTOX晶体管不同的是，闪存以大块内存为单位进行擦除，这样可以在过程结束时进行监控，确保阈值电压不会变为负值。因此，闪存每位只需一个晶体管，密度约为EEPROM的两倍。

闪存具有以下创新点：
- 材料替换 ：用氮化硅取代多晶硅浮栅。
- 双栅结构 ：采用双栅设计。这两种方法使得目前商用闪存芯片每个单元可以存储两位数据。一些高密度设计每个晶体管可以存储四位或更多位数据，但电压摆幅减小会导致读取时间变长。

NAND闪存拓扑结构所需的触点更少，密度比NOR电路更高，因此更适用于USB驱动器和数码相机存储卡。但由于晶体管是串联连接的，NAND闪存往往速度较慢。

4. 其他非易失性存储器的原理与特性

除了上述存储器，还有几种新兴的非易失性存储器，包括铁电随机存取存储器（FRAM）、磁阻随机存取存储器（MRAM）和相变存储器（PCM）。这些技术与现有的数字存储设备有很大不同，它们利用了非硅材料的特性。

存储器类型	最大容量（Mb）	单元尺寸*	擦除/写入周期	读写电压（V）	读写速度（ns）
闪存	256	1	10⁶	2/12	20/1000
FRAM	64	2	10¹⁶	1.5/1.5	40/40
MRAM	1	1.5	10¹⁴	3.3/3.3	50/50
PCM	4	0.7	10¹²	0.4/1	50/50

注：* 相对于闪存单元尺寸进行归一化

以下是这几种存储器的详细介绍：
- FRAM ：每个位存储在一个铁电电容器中，该电容器连接到一个访问晶体管。铁电材料（如锆钛酸铅）内部有一个由电畴极性决定的内置电场，通过施加适当的偏置电压可以翻转电畴的极性，因此电畴的两种可能极性可分别表示“逻辑1”和“逻辑0”。存储位时，将字线R拉高使访问晶体管导通，位线C拉低或拉高分别存储“0”或“1”，驱动线R′与位线互补驱动，为电容器提供所需的偏置极性。读取位时，将字线R和列线R都拉高，在驱动线R′上施加正电压脉冲，通过测量产生的电流脉冲大小来确定铁电电容器两端电压的初始极性。但读取操作会擦除单元中的数据，因此每次读取后都需要刷新。理论上，FRAM单元能够承受高达10¹⁶次的擦除/写入循环，目前FRAM产品能够实现超过10¹²次循环，比闪存具有百万倍的优势。由于FRAM使用的单元与DRAM类似，随着技术的成熟，有望实现非常高的密度，并且其制造工艺与传统DRAM或CMOS工艺兼容。
- MRAM ：每个位存储在一个由铁磁材料制成的小磁体中，铁磁材料由磁畴组成，磁畴倾向于与外部施加的磁场对齐，因此磁畴的排列方向可用于存储“1”或“0”。通过隧道结实现位的读取。每个MRAM单元包含一个访问晶体管和一个磁性隧道结（MJT），MJT由夹在两层铁磁材料之间的薄（约2nm）绝缘体（如氧化铝）组成。其中一层铁磁材料的磁畴排列是固定的，通过在反铁磁钉扎层（如铁 - 锰或铱 - 锰）与中间层钌的组合可以实现这一点，形成一个合成反铁磁体。顶层铁磁层（自由层）的磁畴排列可以通过在位线和数字线中同时施加电流来翻转。当两层铁磁材料的磁畴平行时，MJT的电阻较低；当磁畴反平行时，电阻较高。编程时需要两条行线，同时在位线和数字线中施加电流，可将MJT中自由层的磁场固定为与固定层平行或反平行方向。读取存储的位时，将字线拉高使访问晶体管导通，然后测量位线与地之间的电阻。由于两种状态下电阻差异较大（约50%），读取操作可靠且快速，并且读取不会影响自由铁磁层的状态，因此读取后存储的位得以保留。由于MRAM的单元设计简单，每位只需要一个晶体管和一个磁性隧道结（1T1MTJ单元），与DRAM和FRAM（均需要1T1C单元）类似，因此有望实现高密度。其访问时间与DRAM或FRAM相似，但读取后不需要刷新，这可能使MRAM在速度上具有优势。
- PCM ：有时也称为奥弗辛斯基统一存储器，使用硫系化合物合金（如锗 - 锑 - 碲），与DVD R/W技术中使用的材料相同。硫系化合物材料可以无限期地处于两种相态之一：结晶相和非晶相。非晶相具有高电阻率，结晶相具有低电阻率，因此可以用一种相态表示逻辑“1”，另一种相态表示逻辑“0”，两种电阻率之比为100，使得读取操作可靠且快速。通过将材料加热到熔点以上然后快速冷却可使其变为非晶相，将材料加热到略低于熔点温度，通过固相外延过程使其结晶可实现结晶相。每个PCM单元由一个可编程硫系化合物电阻器、一个电阻加热器和一个隔离二极管组成。

5. 数字存储器的访问时间

数字存储器的速度通常用访问时间来衡量。访问时间分为读访问时间和写访问时间。读访问时间是指从地址出现在地址线到数据出现在集成电路输出端的延迟；写访问时间是指地址出现后存储一位数据所需的时间。一般来说，读和写的访问时间可能不同。

另一个重要的时间参数是周期时间，它是向存储器电路提供地址进行读（或写）操作的频率的倒数。为保证可靠运行，周期时间必须大于访问时间。

通常，数字存储器的访问时间受行线和列线互连延迟的限制，特别是当这些线由多晶硅或半导体离子注入区域构成时。这些材料的电阻率比金属互连高得多，其相关延迟可能大大超过行和列解码器电路的传播延迟。

以读操作为例，行驱动器输出上升后，信号必须沿行线传播到要选择的列。在最坏的情况下，要选择的是另一端的列，因此必须考虑整个行线的延迟。行线稳定后，选定的存储单元会使列线电压正向或负向摆动。即使选定单元的上升/下降时间可以忽略不计，也必须考虑列互连的延迟。在最坏的情况下，选定单元位于列的另一端，远离解码器电路，因此必须考虑整个列线的长度。在MOS单元中，单元驱动列电容还会产生额外的延迟。双极型存储器由于其固有的更好的电流驱动能力，对列负载不太敏感（一般来说，相同晶体管面积下，双极型晶体管的电流驱动能力是MOSFET的四倍），但互连延迟通常仍然是主要因素。因此，在一阶计算中，只考虑互连延迟就足够了。

假设一个数字存储器由2ⁿ行和2ᵐ列组成，行（字）线每个单元的电阻为Rw，电容为Cw，列（位）线的寄生参数为Rb和Cb。那么访问时间可以通过对字线和位线的最坏情况埃尔莫尔延迟求和来估计：

[t_{read}=t_{word}+t_{bit}=R_wC_w(2^N - 1)\ln(2)+R_bC_b(2^M - 1)\ln(2)\approx R_wC_w2^N\ln(2)+R_bC_b2^M\ln(2)]

这个分析假设没有使用中继器，但在存储器的行线中经常使用中继器来减少字线延迟。

写时间也涉及互连延迟，有时可以用与读时间相同的方式进行估计。但更多时候，写时间还涉及与在单元中擦除或存储数据的物理过程相关的其他重要因素。例如，在闪存中，写操作通常比读操作长50倍。在某些情况下，读取过程会破坏数据，因此每次读取操作后都必须进行写操作，这会显著增加读时间，FRAM就是这种情况。

6. 行和列解码器设计

任何按2ⁿ行×2ᵐ列排列的数字存储器，都必须有解码器根据N + M个地址位选择正确的字线和位线。

行解码器只需实现必要的组合逻辑，通过将行线驱动到VDD（NOR阵列）或其他合适的电平来选择适当的行线。

列解码器的作用是根据地址位选择正确的列线。解码器的设计对于存储器的性能至关重要，因为它直接影响到访问时间和功耗。一个高效的解码器应该能够快速准确地选择所需的行线和列线，同时尽量减少功耗。

在设计解码器时，需要考虑以下几个因素：
- 速度 ：解码器的传播延迟应尽可能小，以减少访问时间。
- 功耗 ：解码器的功耗应尽可能低，以提高存储器的能效。
- 面积 ：解码器的面积应尽可能小，以提高存储器的集成度。

为了满足这些要求，通常会采用一些优化技术，如使用高速逻辑门、优化电路布局、采用低功耗设计等。

总结

数字存储器在现代电子设备中起着至关重要的作用。从早期的EPROM到现在的闪存、FRAM、MRAM和PCM等非易失性存储器，技术不断发展和创新。每种存储器都有其独特的特点和适用场景。

EPROM虽然存在擦除不便和氧化物退化的问题，但它为后续存储器的发展奠定了基础。EEPROM解决了擦除不便的问题，通过量子力学隧穿实现了电擦除和编程。闪存结合了EEPROM的灵活性和EPROM的高密度，广泛应用于智能卡和个人多媒体产品中。而FRAM、MRAM和PCM等新兴非易失性存储器利用非硅材料的特性，具有高擦除/写入循环次数等优势，虽然目前容量还无法与DRAM和闪存相比，但已经开始进入商业市场，未来有望与现有存储器技术共存并发展。

在数字存储器的设计和应用中，访问时间和行/列解码器设计是关键因素。了解这些因素的影响，并采用适当的优化技术，可以提高存储器的性能和能效。随着技术的不断进步，我们可以期待数字存储器在容量、速度、功耗等方面取得更大的突破，为电子设备的发展提供更强大的支持。