74138译码器拼接4-16译码器

最新推荐文章于 2024-07-16 09:56:36 发布
原创 最新推荐文章于 2024-07-16 09:56:36 发布 · 8k 阅读 · 30 ·
CC 4.0 BY-SA版权
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
文章标签：

#FPGA

这篇博客介绍了如何在Quartus 9.0环境中通过组合两个74138译码器实现4-16译码器的设计过程。内容包括建立BDF文件、电路拼接、编译检查、仿真文件创建、选择仿真设备、插入和导入管脚以及设置和运行仿真波形。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

第一次进行博客的编写，任务是在quartus 9.0中进行4-16译码器的拼接，所需要的材料便是两个3-8译码器和一些其他的小零件。通过对数字电路的知识的学习，我们是可以完成这个任务的。
第一步是进行文件的建立。
运行quartus软件，建立BDF文件，然后进行两个74138译码器的拼接。可以通过双击绘图界面进行电路元件的添加，并添加各种管脚（名字自定义）使得电路连接通顺。如下图所示：在这里插入图片描述
然后进行电路的编译，检查是否有问题。
第二步进行仿真文件的建立，file中打开进行VWF文件的建立，如下图所示
在这里插入图片描述
其中仿真设备的选择上，我选择的是如图所示的设备
在这里插入图片描述
然后进行管脚的插入，通过对左方空白页右键insert，然后进行插入
在这里插入图片描述
然后是管脚的导入，如下图
在这里插入图片描述
最后就是进行仿真波形的设置，如下图

最低0.47元/天 解锁文章

200万优质内容无限畅学
Multisim14.0仿真（十九）两片74LS138接成4线16线译码器
corlin6688的博客
09-20 8268
一、仿真原理图：
FPGA作业1:利用74138设计4-16译码器
weixin_40376722的博客
10-18 7860
1.首先，建立工程，新建BDF文件，在BDF文件中画出电路图，如图所示： 2.然后，新建文本文档，将各个管脚的pin值输入，如图： 再将该文档导入到上述电路图中，点击start compilcation进行编译，得到如下结果： 3.最后，进行仿真设计，先新建一个VWM文件，再将node finder中的关键引脚拖至仿真区，设置好仿真时间以及输入信号，如图所示： 点击start simli
74138扩展4-16线译码器.ms7
11-10
本电路用两片74LS138扩展为4-16线译码器, 并用同步十六进制加法计数器的4个输出作为4位译码输入, 对电路的设计进行了验证. 对于尚未掌握同步时序逻辑电路设计方法或芯片扩展方法的朋友们来说, 极具参考价值.
用两片74138译码器拼接成4-16译码器
一条咸鱼的博客
04-02 2万+
要求： 1.用2片3-8 译码器拼接成4-16 译码器 2.仿真验证电路的正确性 3.注意观察输出信号的毛刺（竞争冒险） 步骤： 1.打开Quartus II 9.1，新建项目，点击“New Project Wizard ”；u 2.建立完项目后，点击“New File”——“Block Diagram/Schematic”,建立空白原理图文件； 3.画原理图(双击原理图空白处或
两个74138拼接 4-16译码器
74138
03-24 1万+
【EDA实验】实验1：拼接4-16译码器
mjsumj的博客
10-14 3595
【EDA实验】实验1：拼接-16译码器 一、 实验内容 1.用2片3-8 译码器拼接成4-16 译码器 2.仿真验证电路的正确性 3.注意观察输出信号的毛刺（竞争冒险） 二、实验步骤 本实验由Quartus软件来实现，过程如下： 首先建立一个新项目（我建立的项目名称为lq），再在该项目下添加一个新文件（我添加的新文件的名称为1q）,下图为我建立好的bdf文件的窗口： 建立好工程以及文件以后，在打...
Vivado 3-8译码器 4-16译码器
hhh123987_的博客
01-26 2057
Vivado 实现组合逻辑：3-8译码器 ， 4-16译码器
用2片3-8译码器拼接成4-16译码器
NueyLi的博客
10-20 1万+
用2片3-8译码器拼接成4-16译码器 电路搭建 波形仿真 可观察到有竞争冒险现象产生。
【EDA】实验1：拼接4-16译码器
磊的博客
10-26 5799
【EDA】实验1：拼接4-16译码器一.实验内容二.实验步骤1. 创建新的项目2.在项目中添加框图文件3. 添加波形仿真文件进行仿真三.实验结果 一.实验内容 1.用两片3-8译码器拼接实现4-16译码器 2.进行仿真验证电路的正确性 3.注意观察仿真输出信号的毛刺（竞争冒险） 二.实验步骤 本次实验采用Quartus软件进行，具体步骤如下： 1. 创建新的项目 点击此选项开始创建新项目： 为项...
拼接4-16译码器
bimbamboun的博客
10-22 5033
拼接4-6译码器 要求： 用2片3-8 译码器拼接成4-16 译码器 仿真验证电路的正确性 注意观察输出信号的毛刺（竞争冒险） 步骤： 1.打开Quartus II 9.0，点击“New Project Wizard”新建工程并保存； 2.点击“New File”——“Block Diagram/Schematic”新建空白原理图文件，添加连接器件，保存，点击小三角图标进行编译； 3.编译...
两片74LS138接成4线16线译码器multisim源文件
11-26
两片74LS138接成4线16线译码器multisim源文件，multisim10及以上版本可以正常打开仿真，是教材上的电路，可以直接仿真，方便大家学习。
4-16译码器引脚连接图
12-02
由两个74ls138组成的4-16译码器
利用74LS138实现4-16译码器，并在QuartusⅡ上进行仿真
weixin_43478836的博客
10-24 2万+
一.74LS138芯片基本功能介绍 在数字集成电路的早期时代， 对于一些常用的小型逻辑， 比如3-8 译码器 会被集成进一颗芯片， 例如74138芯片就是一颗实现3-8译码器的常用组合逻辑芯片。 下图分别是74138芯片的管脚定义、真值表以及内部逻辑结构 二.利用74LS138实现4-16译码器 设计要求： · 用2片3-8 译码器拼接成4-16 译码器 · 仿真验证电路的正确性 · 注意观察...
两片74ls138组成4/16译码器-20151030
热门推荐
The blog of XMAN
11-01 9万+
用两片74LS138组合成4/16译码器如图真值表对应如下： 输入 输出 D0 D1 D2 D3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10 Y11 Y12 Y13 Y14 Y15 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1
3-8 译码器，与4-16译码器
weixin_42553916的博客
04-22 8059
学习了2选一多路选择器之后，记下来又跟着小梅哥学习了3_8 译码器，学习了一些语法知识，然后自己仿照3_8译码器写出了4_16译码器,以此提高自己的写代码能力。 首先3_8译码器。就是很简单的3个输入，8个输出，因为3个输入，有8种排列组合。每一种输入的配列组合，对应着一种输出，这就是3_8译码器。相对应的4_16译码器，就是4个输入，其输入的排列组合方式有16种，每一种对应一个输出。 其中3_8译码器的Verilog代码如下。其中因为out_put是在always块里面，所以一定要将其定义为reg类型
拼接4-16进制译码器
浅陌风型
10-20 5011
1.在File菜单下点击New，即弹出用户设计建立向导，在New中选择Design Files-Block Diagram/Schematic File原理图文件输入，然后保存工程 2.双击空白处，从符号库中调出需要的74138器件及输入、输出端口，排放整齐。 3.将需要连接的部分，完成画线连接操作（鼠标放到端点处，会自动捕捉，按下左键拖动到目标处，释放后即完成一次画线操作）。连接完成后的原理
3—8译码器扩展成4-16、5-32译码器
weixin_58320988的博客
07-16 3168
5-32译码输出的方法是：用D4控制上下各两块的E3（high）,其中上半部分两个的E3要加一个反相器，D3对于上半部分两个译码器使用反相器选择奇偶位，其他引脚按芯片手册接线。单个138译码器有三个输入A2A1A0，S0（High）、S1（Low）和S2（Low）三个使能端和Y0-Y7八个译码输出(Low)。4-16译码输出的方法是：D3D2D1D0的后三位正常接到两个译码器的A2A1A0 口，剩下的D3接第一个译码器的E（low）和第二个igh)。
使用Quartus II9.0实现用2片3-8 译码器拼接成4-16 译码器
Python_banana的博客
10-16 9371
用2片3-8 译码器拼接成4-16 译码器 首先我们知道74138仅有3个地址输入端A2,A1,A0。如果相对4位二进制代码译码，只能利用一个附加控制端（S1,S’2,S’3当中的一个）作为第四个地址输入端，上图给出了解决方案。 我们先建立一个project，然后新建一个Block Diagram文件双击BDF空白处，添加组件符号。如图所示 然后编译一次，新建一个vwf，矢量波形仿真文件,双击...
quartus9.0拼接4-16译码器和12位、20位计数器
silence0924的博客
10-21 1820
拼接4-16译码器         12位计数器 20 20位计数器 波形仿真中出现尖刺的原因是存在竞争-冒险。
Verilog实现3-8译码器转4-16译码器
最新发布
03-22
<think>嗯，用户的问题是关于如何将3-8译码器转换成4-16译码器的Verilog设计。首先，我需要回忆一下译码器的基本原理。3-8译码器有三个输入，八个输出，每个输出对应一个唯一的输入组合。而4-16译码器需要四个输入，十六个输出，所以逻辑上需要扩展输入位数，并增加输出数量。 用户提供的引用[1]中有一个3-8译码器的例子，使用case语句根据输入的3位地址选择对应的输出线置低。那扩展到4-16的话，可能需要更多的地址位。但直接使用case语句处理4位地址可能会比较繁琐，代码行数也会增加。有没有更高效的方法呢？ 可能的思路是使用两个3-8译码器，加上一个使能信号来控制高位和低位。例如，当第四个输入位（最高位）为0时，启用第一个3-8译码器处理低三位，输出前8个信号；当最高位为1时，启用第二个译码器处理后三位，输出后8个信号。这样组合起来就能覆盖16种情况。这种方法在硬件设计中常见，通过级联或组合现有模块来扩展功能。 另外，用户提供的引用[2]提到了模块的实例化，可能需要实例化两个3-8译码器，并用第四个输入作为使能信号的选择。每个译码器的使能端由最高位控制，比如第一个译码器的使能是当最高位为0时有效，第二个则是最高位为1时有效。然后将两个译码器的输出合并成16位输出。 不过，用户可能希望直接写一个4-16译码器，而不是组合两个3-8的模块。这时候可以直接用case语句处理4位地址，每个case对应一个输出位的置低。例如，输入4位addr，输出16位decoder，每个case分支设置对应的位为0，其余为1。这种方法代码直接，但需要写16个case分支，可能比较冗长，但清晰易懂。 另外，需要考虑Verilog的语法是否正确，比如使用always块，reg类型的输出，以及正确的位宽声明。例如，输入应该是4位，输出是16位reg。在case语句中，每个分支对应一个4位的二进制数，然后设置对应的输出位为低电平，其他为高。例如，4'b0000对应decoder[0] = 0，其他位为1，以此类推。 用户可能还需要知道如何测试这个设计，比如写一个测试模块，遍历所有可能的输入组合，检查输出是否正确。这可能涉及到仿真代码的编写，如引用[2]中的实例化方法，但需要根据4-16译码器进行调整。 总结下来，有两种方法：一种是组合两个3-8译码器，利用最高位作为使能信号；另一种是直接设计4-16译码器，使用case语句处理4位输入。需要根据用户的需求选择合适的方法，并确保代码的正确性和效率。</think>### Verilog实现3-8译码器到4-16译码器的扩展设计 #### 1. 设计逻辑分析 3-8译码器的输入为3位地址（$addr[2:0]$），输出为8位信号（$decoder[7:0]$），每个输出位对应唯一地址组合[^1]。 扩展为4-16译码器时，需增加1位地址（$addr[3]$），并通过以下两种方式实现： - **方法1**：使用两个3-8译码器级联，通过最高位地址控制使能信号 - **方法2**：直接通过4位地址的完整译码逻辑实现 #### 2. 方法1：级联两个3-8译码器 ```verilog module decoder_3to8( input [2:0] addr, input enable, output reg [7:0] decoder ); always @(*) begin if (enable) begin case(addr) 3'b000: decoder = 8'b11111110; 3'b001: decoder = 8'b11111101; // ... 其他6种情况 endcase end else begin decoder = 8'b11111111; end end endmodule module decoder_4to16( input [3:0] addr, output [15:0] decoder ); wire [7:0] low_decoder, high_decoder; decoder_3to8 u_low( .addr(addr[2:0]), .enable(~addr[3]), // 最高位为0时使能 .decoder(low_decoder) ); decoder_3to8 u_high( .addr(addr[2:0]), .enable(addr[3]), // 最高位为1时使能 .decoder(high_decoder) ); assign decoder = {high_decoder, low_decoder}; endmodule ``` **逻辑说明**： - 当$addr[3]=0$时，低8位有效；当$addr[3]=1$时，高8位有效 - 通过位拼接符`{}`合并输出结果[^1] #### 3. 方法2：直接实现4-16译码器 ```verilog module decoder_4to16_direct( input [3:0] addr, output reg [15:0] decoder ); always @(*) begin case(addr) 4'b0000: decoder = 16'b1111111111111110; 4'b0001: decoder = 16'b1111111111111101; // ... 其他14种情况 4'b1111: decoder = 16'b0111111111111111; endcase end endmodule ``` **特点**： - 代码更直观但冗余 - 适合需要独立控制的场景 #### 4. 性能对比 | 方法 | 资源占用 | 延迟 | 可扩展性 | |--------|----------|------|----------------| | 级联法 | 较少 | 较高 | 易扩展更高位数 | | 直接法 | 较多 | 较低 | 修改困难 |
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值