verilog 简单实验

Verilog 实验：解决信号查看问题
最新推荐文章于 2021-06-06 02:45:29 发布
原创 最新推荐文章于 2021-06-06 02:45:29 发布 · 960 阅读 · 0 ·
CC 4.0 BY-SA版权
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。

在Verilog仿真中遇到无法查看信号波形的问题，通过去掉特定设置，成功显示所有变量。学习了`timescale`的含义及使用，理解了initial与always的区别，门原语与过程语句的规则，以及阻塞与非阻塞赋值的差异。文中还提到了Verilog设计的几种方式和异步复位的d触发器。

每次选择stimulate就找不到信号，压根没法看波形啊

我查了一个晚上终于找到了解决方案




把这个钩钩去了，变量全部出现了！！

坑爹啊！！！


感谢原文章作者：

http://saint.spaces.eepw.com.cn/articles/article/item/88033



在verilog中，开头经常出现一行代码


`timescale 1ns/100ps
最低0.47元/天 解锁文章
数字逻辑基础与Verilog设计——个人实验过程记录3
mym147598的博客
06-22 548
个人实验过程记录： 实验一： 教材 ： 数字逻辑基础与Verilog设计 1位BCD加法器的代码： module bcdaddd(Cin,X,Y,S,Cout); input Cin; input [3:0] X,Y; output reg [3:0]S; output reg Cout; reg [4:0]Z; always @(X,Y,Cin) begin Z=X+Y+Cin; if(Z<10) {Cout,S}=Z; else {COUT,S}=Z+6; end endmodule 实验三
Verilog 实现斐波那契数列
McEv0y的博客
09-05 5473
题目要求 使用 Verilog 写一个产生斐波那契数列的电路，要求每个时钟上升沿输出一个数。 代码实现 `timescale 1ns / 1ps module fib_generator( input clk, input rst_n, output reg [7 : 0] fib ); reg [7 : 0] num1, num2; wire [7 : 0] fib_in; reg cnt; always@ (posedge clk or negedg
verilog实验程序（37个）
12-05
37个verilog实验程序，能够成功运行。
verilog实验
06-10
verilog实验三
Verilog实验
JCL的博客
06-06 1207
1 多路选择器 1.1 MUX21 代码： //MUX21 module MUX ( IN0,IN1,SEL,OUT ); parameter WL = 16; // 输入输出数据信号位宽 input [WL-1:0] IN0, IN1;// 选择器的两个输入数据信号 input SEL; // 通道选通的控制信号 output[WL-1:0] OUT; // 选择器的输出数据信号 reg [WL-1:0] OUT; always @(IN0 or IN1
Verilog书中实验
qq_54973177的博客
05-28 270
1.实验目的： model sim并进行仿真。 2.实验内容： 参照书中的代码，然后用modelsim 3.实验原理：按照书中和视频上的内容，书写和运行代码，完成联合仿真操作。 在这里插入图片描述 4实验工具： pc机和modlsim软件。 5.实验截图： graph TD; A-->B; B-->C;![在这里插入图片描述](https://img-blog.csdnimg.cn/2021052816221355.png?x-oss-process=image/watermark,type_Z
Verilog流水灯实验报告
05-09
流水灯实验的目的是学会编写一个简单的流水灯程序，并掌握分频的方法。实验要求使用Quartus编写流水灯程序，在Modelsim软件中进行仿真。 实验仪器和设备包括硬件：计算机，软件：Quartus、Modelsim、UE。 实验内容...
实验12_数字逻辑_verilog_实验作业_
10-03
本实验“实验12_数字逻辑_verilog_实验作业_”主要关注使用Verilog实现基础的数字逻辑功能，特别是设计一个Clock时钟。 数字逻辑是电子工程的基础，它涉及二进制数系统、基本逻辑门（如与门、或门、非门、异或门等...
西北工业大学数字逻辑与verilog设计实验（数字电子技术实验）实验报告二
12-15
**西北工业大学数字逻辑与Verilog设计实验（数字电子技术实验）实验报告二** 在本次实验中，我们将深入探讨数字逻辑的基础知识以及如何使用Verilog语言进行设计和验证。Verilog是一种硬件描述语言（HDL），它允许...
华中科技大学verilog实验报告及源码
07-15
3. **实验内容**：列出一系列逐步进阶的实验任务，可能包括简单的逻辑门设计，如AND、OR、NOT门，再到更复杂的组合逻辑电路，比如半加器、全加器，甚至更复杂的算术逻辑单元（ALU）。 4. **源码分析**：每个实验...
verilog 的37个实验
07-12
详细介绍verilog从简单到复杂的应用，给出试验程序利于学习
用verilog语言编写的4位秒表实现.rar
10-13
（1）4位秒表设计实现要求及设计思路.doc //给出了设计的指标和设计思路，给需要修改程序的朋友提供了一定的参考价值； （2）miaobiao 文件夹//包含了所有程序和版图；相信能给学习verilog的朋友提供真正的帮助。
LCD12864打砖块游戏Verilog HDL语言实现，Quartus ii工程
11-16
LCD12864打砖块游戏Verilog HDL语言实现，Quartus ii工程。
Fibonacci_VERILOGfibonacci_实现斐波拉切数列_
10-02
用Verilog代码实现斐波拉切数列的生成
verilog小球游戏，真的可以玩的
09-26
用xilinx spartan3E运行通过 接vga
基于verilog的VGA简单接口驱动verilog设计实验Quartus9.1工程源码+文档资料.zip
11-29
基于verilog的VGA简单接口驱动verilog设计实验Quartus9.1工程源码+文档资料 VGA_800X600 VGA显示原理与VGA时序实现.doc 使用 FPGA 控制 VGA 显示.doc 使用 FPGA 控制 VGA 显示.pdf 基于DSP Builder的VGA接口设计.doc...
Verilog实验准备·了解装备FPGA
Cream_Cicilian的博客
12-03 471
嘿嘿嘿嘿嘿嘿，这学期呀，终于感觉到了学校有了一点小钱钱。 进入大学三年了，今天，今天，今天，终于摸到了崭新崭新的实验设备，哇咔咔，笑容逐渐变态。 每个人，每个人，每个人都捧着它摸着它，天哪，它真的是新的。不是传家宝，不是像数电，嵌入式的传了十多年的祖宗，哭唧唧。 崭新的，2000rmb一套的设备 接下来，了解一下这套装备 本次实验要求（貌似，一切按下节课要求行动）： 计数器代码，几句...
学习数字电路基础与Verilog设计的实验过程记录
mym147598的博客
03-15 283
实验一： 步骤1：打开Quartus || ，找到file、new，弹出对话框并选择Verilog HOL File,然后将代码编入对话框中，编写完成后点击File、save，并将其保存在任意一盘中，但是保存路径只能为英文，创建新的文件夹将其命名为MUX41，详细步骤根据提示进行 2.完成以上操作后点击编译，对编写的程序进行编译，出现警告提示时程序可以正常运行，如果出现错误则可以点击Flow Messages进行查看并对代码进行更改即可 3.点击Eidt对编译的程序进行仿真结果测试，并对终止时间进行设计，
Verilog数字逻辑电路基础实验教程
Verilog数字逻辑电路基础实验通常旨在通过实践加深学生或工程师对Verilog语法、数字电路设计原理以及仿真过程的理解。以下是对给定文件标题、描述、标签和压缩包子文件名称列表中所蕴含知识点的详细说明。 首先，...
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值