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原创 FPGA演奏歌曲（国际歌）

编曲部分clk_out是周期为0.5s的时钟信号M是使能段，当M为1时演奏歌曲m表示不同音调，1-7对应中音do、ri、mi、fa、so、la、xi ，8-14对应高音 ，14-21对应低音state表示状态，一共157个状态，每个状态为0.5s，全歌时长78.5smodule state(input clk_out, //周期0.5s的时钟信号input M, output reg [4:0] m=0,output reg [7:0] stat.