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原创 数电Verilog实现七段数码管的自动计数，并加上不同频率的指示灯闪烁，
分频器功能module fenpin(key,clk0,clk1,clk2);input key;input clk0;output clk1;output clk2;reg clk1;reg clk2;integer i=0;integer k=0;integer j=0;integer flag=1; always @(posedge clk0)begin if(key==1)...
2018-03-31 11:09:54
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原创 Xmanager Power Suite 6.0 双屏、字符重叠、Xftp无法安装问题记录
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2021-12-04 21:36:21
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原创 阅读记录—FISTA算法原理
ISTA 和 FISTA优化算法据https://zhuanlan.zhihu.com/p/31232568?from_voters_page=true
2021-05-07 09:52:34
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