FPGA软件使用

Quartus Ⅱ

使用流程

新建工程文件

File 👉 New Project Wizard 👉 Next 👉 路径，下面两个名称和路径一致👉
添加已有文件，没有则跳过 👉 器件选择 👉 选择工具 👉 总结报告–finish

File 👉 New 👉 添加文件类型 Verilog HDL File

编译

·
Compile Design ··································· 全编译
Analysis & Synthesis ·····························分析与综合
Fitter （Place & Route）·························布局布线
Assembler（Generate programming files）··汇编，产生下载文件
TimeQuest Timing Analysis ······················时序分析
EDA Netlist Writer ··································EDA网表
Program Device（Open Programmer）······ 程序下载

**管脚分配 Pin Planner **
手动分配
菜单As’signments 👉 Pin Planner 👉 管脚分配 👉 重新编译一次，生效

Tcl 脚本
方式一：
Project 👉 Generate Tcl File for Project 👉 OK 👉

方式二：
Pin Planner 👉 点击右键 Export 👉 文件名–Tcl --确定 👉 导入文件中（Tools–>Tcl scipts–>project–tcl文件–Run

工程配置
Assignments 👉 Device 👉 Device and Pin Options 👉 Unsued Pins （未使用管脚）—As input tri-stated （输入三态）–>Dual-Purpose Pins -->nCEO设为I/O–OK
👉 再次全编译

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