DSP学习之ADC补充说明

最新推荐文章于 2025-05-13 08:30:43 发布

cainiaoyizhiyang

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分类专栏：学习文章标签： DSP学习

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本文详细解析了排序器在连续自动排序模式和启动/停止模式下的工作原理，特别是在使用覆盖功能时如何通过软件控制自动返回，以及ADC模块如何通过时钟控制寄存器实现时钟频率的分频，延长转换脉冲宽度。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

一、排序器的覆盖功能

排序器工作在连续的自动排序模式下：
AdcRegs.ADCTRL1.bit.CONT_RUN=1;
排序器工作在启动/停止模式下：
AdcRegs.ADCTRL1.bit.CONT_RUN=0;

在连续运行模式下，ADC模块将转换结果存放到结果寄存器ADCRESULTn中，在一个转换序列完成后，排序器自动返回0，即排序器SEQ1和级联排序器指针返回CONV00,SEQ2指针返回CONV08。但使用排序器覆盖功能时，排序器的自动返回可通过软件控制，通过控制寄存器ADCTRL1.SEQ_OVRD位的置位，
AdcRegs.ADCTRL1.bit.SEQ_OVRD=1;
排序器更新MAX_CONV1个结果寄存器后不再回绕到0，而是继续增加，直到ADCRESULT15为止，当ADCRESULT15更新完毕，再返回到0.
注这个特点将结果寄存器看作了FIFO，用于ADC对连续数据的捕捉。

二、ADC的时钟控制

ADC时钟频率ADCCLK:是F283x的高速外设时钟HSPCLK通过控制寄存器ADCTRL3的ADCCLKPS来分频的，再通过控制寄存器ADCTRL1的CPS位来分频的。
分频公式为：
ADCCLK=HSPCLK/2*ADCCLKPS/CPS+1
ADCCLKPS[3~0]分频系数可达1-30；CPS分频系数为1和2，当CPS=0，不分频；当CPS=1,二分频。

注意，ADC模块通过控制寄存器ADCTRL1的ACQ_PS[3~0]扩展采样获取周期,来延长转换脉冲SOC的宽度，增加采样时间的长度，SOC脉冲宽度为：
(ACQ_PS+1)/ADCCLK
e.g:AdcRegs.ADCTRL1.bit.ACQ_PS=7; //SOC脉冲宽度等于8个ADCCLK周期。