FPGA开发之问题一

FPGA开发常见问题及解答

最新推荐文章于 2024-05-29 14:32:16 发布

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#FPGA #学习法

本文汇总了FPGA开发中的常见问题，包括控制XST插入buffer的方法、确定工作频率的步骤、DCM的LOCKED信号理解、时序约束设置等，并提供了相应的解答和参考资料，帮助开发者解决实际问题。

1、问：请教控制 XST 插入 buffer 的方法？
答：1、用 buffer_type 约束。具体使用方法在 XST User Guide。
2、手动插入 BUFG，然后设置允许使用 BUFG 的数量，那么手动插入的将拥有高优先级而先占用了BUFG。
2、问：ISE 软件中给出的综合报告与静态时序分析报告中都含有工作频率，请问哪一个是 FPGA 能够实际工作的频率？
答：经过映射和布线后的频率值才是 FPGA 可以真正跑到的频率值看静态时序分析报告，基本是这个数值。
通过查看 ISE9.1.03 的 Implement Design>Place&Route>Generate Post-Place&Route Static Timing 的数据，可以查看到比较接近实际情况的报告数据。
3、问：在后端布局布线之前怎么确定系统的最高工作频率？是一点一点的往上升频还是有什么计算公式？在综合之后呢？综合用的 std 基本上也没有什么延迟信息吧？
答：看时序报告，里面有 fmax，推算的方法是根据关键路径来计算的，也就是逻辑中延时最长的那条路径，这条路径的能满足的建立保持时间就是电路中时序部分能达到的最小周期。
4、问：modelsim 仿真报错 comparetest.v[1]:near "t":illegel base specifer in numenic constant 是什么错误？
答：语法错误。检查第一行第一个符号，区别单引号‘ 和预编译符号 `。
5、问：什么综合器能看到每个子模块的面积？好像 synplify 不行。有哪个综合器可以呢？
答：ISE 10.1 在 PAR 之后有报告，可以分模块报告；Synplify 老版本没看到有分模块的。
6、问：请教关于 DCM 的 LOCKED 信号，使用 DCM 的时候遇到了一些问题，在每次开关电源的时候，好像因为电磁干扰的影响 ( 怀疑是 )，用示波器观察，DCM 的输出时钟突然没了，而输入时钟是还有的，但 LO