基于延伸长度调谐的低功耗SRAM设计

Low 14 纳米 GAA Si‐纳米线技术的静态随机存取存储器设计

摘要

本文提出了一种通过调节访问晶体管延伸长度来实现低功耗且稳定的6‐T纳米线静态随机存取存储器单元设计。该方法显著降低了功耗，减小了有源区面积，并提高了SRAM单元的读取稳定性。我们利用器件设计参数，如纳米线直径、纳米线数量以及器件延伸长度，以提高SRAM单元的稳定性。研究发现，与传统的多纳米线调节技术相比，延伸长度调节技术在有源区面积和静态功耗方面分别实现了15%和 60%的节省。此外，所提出的技术在读噪声裕度和保持噪声裕度上分别提升了6%和8%，尽管写噪声裕度下降了6.5%，读/写访问时间增加了 14%。结果表明，基于延伸长度调节的访问晶体管是面向亚14纳米技术实现低功耗和高稳定性静态随机存取存储器设计的一种优异选择。

1. 引言

随着平面CMOS工艺尺寸缩小至14 nm工艺节点以下，短沟道效应加剧，导致栅极对沟道电荷的控制能力下降[1]。因此，人们正在考虑采用双栅、三栅和硅纳米线（Si‐NW）全环绕栅极（GAA）等非经典三维器件结构作为替代方案[2]。其中，Si‐NW GAA器件被认为是亚14 nm工艺节点的有力候选者，因为GAA结构能够对沟道实现最大程度的静电控制[3–5]。高驱动电流、接近理想的亚阈值摆幅以及优异的短沟道效应抑制能力，使Si‐NW GAA器件成为亚14 nm工艺技术的理想选择[4]。然而，在基于Si‐NW的数字逻辑电路中，器件寄生参数和宽度量子化是需要特别关注的问题[6]。在SRAM单元中，高噪声裕度、最小延迟、低功耗和高密度是主要设计需求。读噪声容限（RNM）、保持噪声容限（HNM）和写入噪声容限（WNM）分别定义了SRAM单元的读取、保持和写入稳定性。为了提高稳定性，SRAM单元中的访问管（ACC）、上拉（PU）管和下拉（PD）管之间需要满足一定的驱动电流比[7,8]。

在基于FinFET的SRAM中，已有报道指出，在PD晶体管中增加鳍高度可提高稳定性及有源区[9]。另一方面，在Si‐NW技术中，可通过增加纳米线数量[10]或纳米线直径（DNW）[11]来提高PD晶体管的驱动强度。增加纳米线数量会增大单元面积，从而降低芯片集成密度。调节导线直径会在DNW[11,12]发生微小变化时显著改变器件性能，且在同一衬底上制造不同直径的器件将是一项具有挑战性的任务。此外，直径增加会大幅增加漏电流，进而提高静态功耗[11]。对于处理器而言，据估计泄漏功率将占总芯片功耗的约50%[13]。另一种方法是利用ACC晶体管的栅极长度（LG）作为参数，以提高PD器件与ACC晶体管的驱动电流比，但这需要显著更长的n‐FET栅极长度，导致有源区和器件沟道电容增加[14]。

在基于硅纳米线的SRAM单元中，使用无结器件（JL）作为存取控制晶体管可改善读噪声容限[15]。然而，该方法会显著降低写入噪声容限。为实现高性能SRAM单元，存在多种设计技术，每种方法都有其固有的优缺点。因此，需要根据不同设计技术对SRAM性能指标（如读噪声容限、写入噪声容限、保持噪声容限、读取访问时间、写入访问时间、漏电功耗和面积）进行分析，以找到最适合基于硅纳米线的SRAM单元的设计方案。

之前已经发现，硅纳米线器件的性能强烈依赖于源漏扩展电阻，从而依赖于延伸长度（LEXT）[16]。实验观察到，LEXT的增加明显降低了驱动电流相对于关态漏电流的比值，因此导致ION/IOFF比值下降[3]。因此，研究LEXT对基于硅纳米线的SRAM单元性能的影响非常重要。为了在基于硅纳米线的SRAM单元中实现高读噪声容限，分析了三种不同的技术：DNW‐、多纳米线（multi‐NW）‐和LEXT‐调谐技术。设计并比较了采用三种不同技术的最小面积SRAM单元[17]。在最小面积的6‐T SRAM单元中，所有器件都具有相同的器件设计参数[17]。

我们发现，与DNW和多纳米线调谐技术相比，LEXT‐调谐技术是实现6管SRAM单元高读噪声容限和低功耗的最有效方法。与多纳米线调谐的6‐T SRAM单元相比，该方法显著降低了漏电功耗，具有较小的有源区面积、更好的读取稳定性以及几乎恒定的读/写访问时间。与DNW‐调谐的SRAM单元相比，LEXT‐调谐的SRAM单元表现出显著更低的漏电功耗和更高的RNM，同时读取时间基本相同。此外，根据LEXT的变化分析了硅纳米线器件的驱动强度和关态漏电流。我们发现，存取控制晶体管的LEXT增加会降低其驱动强度，相较于PD晶体管的驱动强度。ACC晶体管与PD晶体管之间的驱动强度差异满足SRAM稳定性准则[18]，从而提高了读取稳定性。此外，在6‐T SRAM单元中使用LEXT作为驱动调谐参数，可在低功耗和小面积条件下提高RNM。本研究展示了在14纳米及以下工艺技术中基于硅纳米线的SRAM单元设计的重要意义。

2. 器件结构与仿真方法

器件在TCAD工艺仿真器中实现[19]，遵循已报道的实验指南[3,20]。图1（a）和（b）显示了横向NWGAA FET的三维结构和截面视图，其中纳米线LG1⁄414 nm。为了分析SRAM单元性能，采用混合模式电路仿真。器件实现中使用的主要参数列于表1中。通过改变剂量、能量和LEXT对器件性能进行优化。研究发现，为了将关态漏电流（IOFF） E10 nA/μm控制在以下，n型场效应晶体管和p型场效应晶体管所需的源极/漏极（S/D）注入剂量/能量分别为9 1014 cm 2/11 keV 和 9 1014 cm 2/2 keV。研究发现，在给定剂量和能量的情况下，n型场效应晶体管和p型场效应晶体管的源漏掺杂浓度分别为2.3 1020 cm 3和7 1019 cm 3。由于硼的固溶度较低，p型场效应晶体管表现出较低的源漏掺杂浓度。对于给定的源漏注入剂量/能量，n型场效应晶体管和p型场效应晶体管中的沟道掺杂浓度分别为1 1017 cm 3和 4 1017 m 3。由于硼（B）的扩散率较大，p‐FET器件表现出更高的沟道掺杂浓度。

为了准确考虑全环绕栅极器件中的物理效应，在三维器件/电路仿真[19]中引入了密度梯度（DG）量子化[21], 、弹道效应（有效速度饱和）[22],、焦耳热以及直接隧穿模型。通过使用密度梯度量子化模型[23]来考虑量子化效应。观察到，由于宽度和电学量子化，引入密度梯度量化模型使导通状态电容降低了16%（相当于氧化层厚度增加2Å）。量子化效应还导致19%的降低驱动电流的减小，这是由于电容减小和阈值电压升高（22mV 增加）共同作用所致。通过采用文献 [22],中报道的方法考虑弹道效应，作者发现沟道中 n 型场效应晶体管和 p 型场效应晶体管的载流子饱和速度分别约为 1.8 107 cm/s 和 1.5 107 cm/s。因此，n‐FET 和 p‐FET 的驱动电流分别增加了 26% 和 24%。焦耳热模型在器件输运方程中计算空间相关的晶格温度。引入焦耳热模型后，n‐FET 和 p‐FET 器件的驱动电流均减少了 6%。为了包含栅极边缘附近的量子力学隧穿效应，采用了直接隧穿模型。研究发现，与漏源电流相比，栅极漏电流显著偏低。类似的现象已在 fin‐FET 器件中报道过 [24]。器件仿真中使用的接触电阻率为 1 10 8 Ω cm2 [25]。本研究准确地考虑了器件寄生电阻和电容的影响。器件仿真设置已根据直径 DNW＝8 nm、沟道长度 LG＝ 15 nm 的硅纳米线器件的实验结果进行了校准，如 图2所示。所实现的器件与实验器件之间获得了良好匹配的器件特性。

表1 器件参数

参数	数值
设计	nFET pFET
L G (nm)1⁄4特征尺寸F	14 14
DNW(nm)	8 8
LEXT(nm)EF	13 13
介电材料	SiO2
T OX(A)	10
S/D焊盘 (nm 2 )1⁄4(2特征尺寸F 2特征尺寸F)	28 28
源/漏极掺杂剂	As B
注入剂量（ 1015cm 2）/能量（keV）	0.9/11 0.9/2
退火类型 温度（摄氏度）/时间（秒）	快速热退火，1090/1.2
性能	V DD(V) 0.9
ION(mA/μm)，其中 VGS1⁄4VDS1⁄4VDD	1.22 0.79
IOFF(nA/μm) VGS1⁄40 且 VDS1⁄4VDD	12 7
亚阈值摆幅（毫伏/十倍频程）	69 68

3. 延伸长度的影响

在硅纳米线器件中，由于其横截面积狭窄[14]，器件寄生电阻在控制器件性能方面起着重要作用。本节分析了L EXT 对硅纳米线器件和 SRAM单元性能的影响。

3.1. 对器件性能的影响

硅纳米线器件在不同的LEXT值下，沟道长度为14纳米。图3 展示了用于调节LEXT的重要制造步骤的二维截面图。在此工艺流程中，鳍长在有源区定义以及栅极定义期间通过光刻确定，并可用于在相同栅极长度 [3]下获得不同的LEXT.