FPGA FIR fdatool filter designer MATLAB

原创 已于 2024-07-14 16:31:37 修改 · 378 阅读 · 1 ·
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#fpga开发

于 2024-07-14 16:30:17 首次发布

位数问题

fdatool

  • 先确定输入信号的位宽，比如17位
  • 在fdatool中，选set quantization parameters

在这里插入图片描述

  • 选input/output
    在这里插入图片描述
  • 设置input word length 为17bit(not confirmed)在这里插入图片描述

fir compiler

  • implementation
    在这里插入图片描述
  • 注意：
    当设置输入位宽为16位时，ip核输入为16位。BUT当将输入增加到17位时，ip核input为24位，需要自行补零进行位拼接
  1. 请添加图片描述
    FIR滤波出现上述问题，是下面的FIR时钟设置不对
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