这两天完成了DES算法的Pipeline实现,在Xilinx的ISE中用verilog语言完成。
首先完成了8个时钟周期完成一次的Pipeline实现,再次完成了4时钟周期的Pipeline。
通过ISE自带的仿真器仿真通过。
由于这只是一个项目中的一部分,因此只做了综合与功能仿真,待以后整个项目进行过程中,再看2时钟周期的代码是否能通过布局布线以满足时序要求。
无以为凭,帖三个图,纪念下。(这三个是4时钟周期的仿真图)
本文分享了使用Verilog在Xilinx ISE中实现DES算法的Pipeline结构经验,包括8个时钟周期及4个时钟周期的版本,并通过了功能仿真验证。
这两天完成了DES算法的Pipeline实现,在Xilinx的ISE中用verilog语言完成。
首先完成了8个时钟周期完成一次的Pipeline实现,再次完成了4时钟周期的Pipeline。
通过ISE自带的仿真器仿真通过。
由于这只是一个项目中的一部分,因此只做了综合与功能仿真,待以后整个项目进行过程中,再看2时钟周期的代码是否能通过布局布线以满足时序要求。
无以为凭,帖三个图,纪念下。(这三个是4时钟周期的仿真图)
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