quartusII 13.1编译通过,仿真报错

本文分析了在使用Verilog进行硬件描述时遇到的特定语法错误,并给出了修改建议。错误出现在关键字output作为端口名时,替换该关键字后,仿真可以正常进行。

摘要生成于 C知道 ,由 DeepSeek-R1 满血版支持, 前往体验 >

# ** Error: Waveform33.vwf.vt(62): near ",": syntax error, unexpected ','

# ** Error: C:/altera/13.1/modelsim_ase/win32aloem/vlog failed.

# Executing ONERROR command at macro ./baoshi.do line 4


Error.




这个错误的导致的原因是这一段程序


entity baoshi is

port( clk:in std_logic;
inputmiao,inputfen:in std_logic_vector(7 downto 0);
output:out std_logic_vector(1 downto 0) );
end baoshi;



如果改掉output的名字为op仿真就可以进行了

个人分析和测试认为,可能端口中有关键字output,所以不能仿真通过。

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