VHDL
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BruinKK
这个作者很懒，什么都没留下…
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VHDL加法器
教材：VHDL硬件描述语言与数字逻辑电路设计（第三版）软件：Quartus II 熟悉软件基本操作，设计简单的加法器，并进行仿真实验。library ieee;use ieee.std_logic_1164.all;entity my_and is port ( a,b : in std_logic; y : out std_logic );en原创 2017-10-02 16:03:43 · 4229 阅读 · 1 评论 -
VHDL一位全加器
教材：VHDL硬件描述语言与数字逻辑电路设计（第三版）软件：Quartus II 要求：设计一个一位全加器，实体名称为“full_adder”,其引脚与功能如下表。说明：XOR为逻辑异或输入包括两个加数和一个进位信号，输出一个和与进位信号。代码：library ieee;use ieee.std_logic_1164.all;en原创 2017-10-04 13:58:33 · 12312 阅读 · 1 评论