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RSS订阅转载 在systemverilog中正确使用“禁用fork”
我有类似于跟随伪代码的东西：for (lets say 10 iterations)begin// Do some configuration changes fork begin ///apply input to design end begin while (...
2019-09-17 20:49:00
558
转载 在sequence中千万不要用fork join_none
在sequence中千万不要用fork join_none在sequence中千万不要用fork join_none在sequence中千万不要用fork join_none重要的事情说三遍！对我来说这是一部血泪史，在fork join_none内部的task中监测DUT内部信号，死活监测不到；试了各种方法，耽误了一周多时间，各种尝试，都失败，最后咨询Cadence的FA...
2019-09-10 19:46:00
521
转载 瞬间打开verdi的方法+vcs
参考赵中民的博客转载于:https://www.cnblogs.com/verification/p/11484274.html
2019-09-08 08:30:00
1522
转载 2 uvm_event的用法
待整理转载于:https://www.cnblogs.com/verification/p/11482740.html
2019-09-07 20:13:00
600
转载 1---如何在sequence中监测DUT中的信号--一共有哪些方法可以实现
如何在sequence（或virtual sequence中监测DUT中的信号--一共有哪些方法可以实现?要回答这个问题，需要有真实的项目经验，可以作为面试题，面试junior工程师，可以查看他的技术功底。第一种方法：通过uvm提供的内置函数uvm_hdl_read，进行后门访问（静态），同时搭配do while一起实现.比如在sequence中可以参考如下code实现该功...
2019-09-07 11:08:00
1477
空空如也
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