真值表:
| clr | clk | din[3:0] | dout | qout |
| 1 | X | X | 0 | 0 |
| 0 | ↑ | din1[3:0] | din1[3:0] | X |
| 0 | ↑ | X | din1[2]、din1[1]、din1[0]、X | din1[3] |
| 0 | ↑ | X | din1[1]、din1[0]、 |
本文介绍了如何使用Verilog语言设计一个4位并入串出移位寄存器,该寄存器具有异步清零功能。通过真值表和代码展示,详细说明了在不同计数器状态下的数据移位过程,并在计数器为0时读取输入数据同时输出上一状态的最低位。
真值表:
| clr | clk | din[3:0] | dout | qout |
| 1 | X | X | 0 | 0 |
| 0 | ↑ | din1[3:0] | din1[3:0] | X |
| 0 | ↑ | X | din1[2]、din1[1]、din1[0]、X | din1[3] |
| 0 | ↑ | X | din1[1]、din1[0]、 |
1138
2587

被折叠的 条评论
为什么被折叠?