阻塞赋值“=”语句是顺序执行,非阻塞赋值“《=”语句是并行(同时)执行。比如对于下面这段代码:
module test(a,b,c,clk);
input clk;
input a;
output b,c;
reg b,c;
always@(posedge clk)
begin
b = a; //b <= a;
c = b;//c <= b;
end
endmodule
对于阻塞语句,若开始b=0,a=1,clk上升沿后,b=1,c=1; 对于非阻塞语句,若开始b=0,a=1,clk上升沿后,b=1,c=0。
仿真结果若下:


总结:
1.同一个块程序中:阻塞赋值语句是顺序执行的;非阻塞赋值语句是并行执行的。
2. 在组合逻辑建模中应使用阻塞赋值;在时序逻辑建模中应使用非阻塞赋值。
3. 无论是阻塞赋值语句还是非阻塞赋值语句,若在该语句之前对其值进行应用,则只能引用其上一个时钟周期赋于的旧值
本文详细解析了Verilog中阻塞赋值(=)与非阻塞赋值(<=)的区别,阻塞赋值在顺序执行中立即改变变量值,而非阻塞赋值在当前时钟周期结束时更新变量值。文章强调了在组合逻辑中使用阻塞赋值,在时序逻辑中使用非阻塞赋值的重要性。
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