用VHDL和原理图输入进行CPLD/FPGA设计的粗略比较

关于用VHDL和原理图输入进行CPLD/FPGA设计的粗略比较：

在设计中，如果采用原理图输入的设计方式是比较直观的。

你要设计的是什么，你就直接从库中调出来用就行了。这样比较符合人们的习惯。

但是这样做需要设计人员要在两方面有较高的素质：

 1.对电路的知识要比较丰富。 

 2.对CPLD/FPGA的结构比较熟悉。  

有了这两个条件才能在设计的过程中选用适当的器件从而提高设计的可靠性、提高器件的利用率及缩短设计的周期。

但是有一个重大的问题是在于，如果你的产品有所改动，需要采用另外的CPLD/FPGA时，你将需要重新输入原理图。

但是当你采用VHDL等高级语言来设计时这些问题都会得到较好的解决。

由于在使用VHDL等高级语言时，有专用的工具来实现将语言描述的电路功能转换为实际的电路

所以你就用不着对底层的电路很熟悉，也用不着对CPLD/FPGA的结构很熟悉（因为有专用的工具针对你的描述采用相应的器件）。

当你要换器件时，你只需要将原来设计好的VDHL文件在新器件的设计工具中再次实现就行了。