FPGA verilog中波特率的计算

本文详细解析了当FPGA的主频为50MHz时,如何计算在9600dps的数据发送速率下,FPGA传送一位数据所需的周期数。通过具体的数学运算过程,得出FPGA程序中需要计数的周期数。

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FPGA 主频如果为50M,则时钟周期就是20ns。若数据发送速率为9600dps,则一位数据需要的时间为1000000000/9600= 104167ns,则FPGA 传送一位需要翻转104167/20=5028个周期才可传送一位,所以程序中需计数5028.才可满足9600dps。

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