Verilog HDL建模（三）

1、总结VGA串口协议

VGA协议由5个信号组成：HSYNC_Signal,VSYNC_Signal,RGB_Signal(R/G/B)

HSYNC是列同步信号,VSYNC是行同步信号，RGB是Red，Green，Blue。

一个屏幕是由M行扫描和N行填充组成。例如800x600x60hz,那么M=800,N=600

扫描第M-1行，在M-1行，列填充0~N~599

扫描第M行，在M行，列填充0~N~599

而HSYNC_SIGNAL中，a段128列像素，b段88列像素，c段800像素，d段40个像素，总共1056列像素

VSYNC_SIGNAL中，o段4行像素，p段23行像素，q段600行像素，r段1行像素，总共628行像素

交叉部分为“列像素 > 216 && 列像素 < 1017 && 行像素 > 27 &&行像素 < 627”

为Vga显示的数据部分。

Pll.v模块是为了给时钟翻倍，因为800*600*60hz中的始终频率必须为40MHz.

在sync_module.v中：有以下核心

reg [10:0]Count_H;

always @ (posedge clk or negedge rstn)

    if(!rstn) Count_H <= 11'd0;

    else if(Count_H == 11'd1056) Count_H <= 11'd0;

          else Count_H <= Count_H + 11'd1;

这是对HSYNC进行计数。

reg [10:0]Count_V;

always @ (posedge clk or negedge rstn)

    if(!rstn) Count_V <= 10'd0;

    else if (Count_V == 11'd628) Count_V <= 11'd0;

          else if (Count_H == 11'd1056) Count_V <= Count_V + 11'd1;

这是对SYNC进行计数，每有一个Count_H记满，则对Count_V计数一次。

之后是定义一个有效区域isReady:

Reg isReady;

always @(posedge clk or negedge rstn)

    if(!rstn) isReady <= 1'b0;

    else if((Count_H >11'd216 && Count_H < 11'd1017) && (Count_V > 11'd27 &&Count_V < 11'd627))

    isReady <= 1'b1;

    else isReady <= 1'b0;

最后 assign VSYNC_SIG = (Count_V <= 11'd4) ? 1'b0:1'b1;

assign HSYNC_SIG = (COUNT_H <= 11'd218) ? 1'b0:1'b1;

assign Ready_Sig = isReady;

assign Colum_Addr_Sig = isReady? Count_H - 11'd217: 11'd0;

assign Row_addr_Sig = isReady ? Count_V -11'd28:11'd0;

即从0开始计数。

对于控制模块，则依据想要显示的模块进行设计。

而对于帧显示有一个assign Frame_Sig = (Count_V == 11'd628) ? 1'b1:1'b0;

每扫描完一次给Frame_Sig一个高脉冲。最后一个状态机依次显示ROM中的数据。

转载于:https://www.cnblogs.com/jast/archive/2013/01/26/2877929.html