margin叠加原理

margin 叠加是什么?就是当垂直外边距相遇时,它们将叠加,叠加的高度取较大的。下面按各种情况及附图来说明。

当一个元素出现在另一个元素上面时,第一个元素的底边界与第二个元素的顶边界发生叠加,如图:

元素的顶边界与前面元素的底边界发生叠加。

 

当一个元素包含在另一个元素中时(假设没有填充或边框将边界分隔开),它们的顶和/或底边界也发生叠加,如图:

元素的顶边界与父元素的顶边界发生叠加。

尽管初看上去有点儿奇怪,但是边界甚至可以与本身发生叠加。假设有一个空元素,它有边界,但是没有边框或填充。在这种情况下,顶边界与底边界就碰到了一起,它们会发生叠加,如图:

元素的顶边界与底边界发生叠加。

如果这个边界碰到另一个元素的边界,它还会发生叠加,如图:

空元素中已经叠加的边界与另一个空元素的边界发生叠加。

 

边界叠加初看上去可能有点儿奇怪,但是它实际上是有意义的。以由几个段落组成的典型文本页面为例。第一个段落上面的空间等于段落的顶边界。如果没有 边界叠加,后续所有段落之间的边界将是相邻顶边界和底边界的和。这意味着段落之间的空间是页面顶部的两倍。如果发生边界叠加,段落之间的顶边界和底边界就 叠加在一起,这样各处的距离就一致了,如图:

边界叠加在元素之间维护了一致的距离。

margin 叠加只发生在普通文档流中块框的垂直,行内框、浮动框或绝对定位框之间的边界不会叠加。

margin 叠加虽然是合理的,但如果处理不当,会产生不期望的效果,解决的办法有以下几种:

  1. 用外元素的 pading 代替元素的 margin;
  2. 给外元素加透明边框,即:border:1px solid transparent; 也就是有分隔的时候不会产生 margin 叠加;
  3. 元素绝对定位;
  4. 外元素设置 overflow:hidden;
  5. ……

转载于:https://www.cnblogs.com/piuba/archive/2012/12/12/2815032.html

<think>嗯,用户这次想了解高速信号margin测试的相关内容,特别是原理、方法、工具和应用。之前用户提供了两篇关于高速信号特性和设计策略的引用文献,但明确指出这些不是核心需求,需要我聚焦在margin测试本身。 用户可能是硬件工程师或信号完整性(SI)工程师,正在调试高速接口(比如PCIe/DDR/USB4)。从ta跳过基础特性直接询问测试细节来看,应该具备一定的高速电路设计经验。深层需求可能是想解决实际产品测试中的眼图闭合或误码问题。 关于margin测试,需要系统性地拆解四个方面: 首先原理部分要强调"设计余量"的概念——通过压力测试验证信号在恶劣条件下的容忍度,比如抖动/电压噪声的临界值。这里可以关联引用[1]提到的衰减/串扰等失真因素,说明margin测试正是针对这些挑战的量化手段。 测试方法要区分RX和TX两种主流方案:接收端测试需要BERT生成可控的抖动和噪声,发射端则要示波器捕捉真实波形。用户可能更关注实际操作,所以得具体说明如何注入正弦抖动(SJ)或随机抖动(RJ),以及如何增量式压缩眼图高度/宽度。 工具链要突出行业标准设备:Keysight/Tektronix的示波器搭配BERT是黄金组合,软件方面SIPro/PyBERT的开源方案也值得提。应用场景按接口类型分类会更清晰,比如PCIe的接收端链路均衡测试需要BERT主动发送训练序列,这个细节对用户可能有实操价值。 注意到用户上次提问后我生成了相关问题,这次可以延续这个模式:比如加入"如何解读margin测试的浴盆曲线"或"PCIe的BER目标值"等衍生问题,帮助用户深入。不过要避免直接复制之前的模板,需结合本次内容定制新问题。 最后检查技术细节:确保抖动注入单位用UI(单位间隔)表述,误码率必须明确10^-12量级,这些都是高速测试的关键参数。另外提到S参数模型时要强调"去嵌(de-embedding)"这个专业术语,体现技术深度。 </think>高速信号Margin测试是验证信号在最恶劣条件下能否保持完整性的关键手段,其核心原理与方法如下: --- ### **一、测试原理** 1. **设计余量评估** 通过主动注入**可控的抖动(Jitter)和噪声**,逐步压缩信号的眼图高度(电压容限)和宽度(时序容限),直至系统出现误码。临界点即为信号的“设计余量”,反映系统抗干扰能力[^1]。 2. **关键指标** - **电压余量(Voltage Margin)**:信号可容忍的电压波动范围 $$\Delta V = V_{\text{实际}} - V_{\text{阈值}}$$ - **时序余量(Timing Margin)**:信号可承受的时序抖动范围 $$\Delta T = T_{\text{周期}} - T_{\text{抖动}}$$ --- ### **二、测试方法** #### **1. 接收端(Rx)容限测试** - **原理**:使用**误码率测试仪(BERT)** 向接收端注入可调的抖动(如正弦抖动SJ、随机抖动RJ)和电压偏移,监测误码率(BER)是否超过目标值(如$10^{-12}$)。 - **步骤**: ```mermaid graph LR A[初始稳定信号] --> B[逐步增加抖动/噪声] B --> C{BER > 目标值?} C -->|否| B C -->|是| D[记录临界参数] ``` #### **2. 发射端(Tx)眼图容限测试** - **原理**:利用**高速示波器**捕获信号波形,通过算法压缩眼图的开眼区域,计算眼高(Eye Height)和眼宽(Eye Width)的临界值。 - **标准**:遵循**IEEE 802.3**(以太网)、**PCIe**等协议的眼图模板(Mask)要求。 --- ### **三、核心工具** | 工具类型 | 代表设备 | 功能 | |-------------------|----------------------------------|----------------------------------------------------------------------| | **误码率测试仪** | Keysight M8040A, Anritsu MP1900 | 注入抖动/噪声,监测BER | | **高速示波器** | Tektronix DPO70000, Keysight UXR | 捕获眼图,执行去嵌(De-embedding)和链路仿真 | | **通道仿真器** | Samtec IBIS-AMI模型 | 模拟PCB/电缆的损耗和串扰,生成最恶劣信道条件 | | **自动化软件** | SIPro/PyBERT | 控制仪器,自动扫描参数并生成余量报告 | --- ### **四、应用场景** 1. **接口验证** - PCIe 5.0/6.0接收端容限测试(Rx Margin Testing) - DDR5时序余量验证 2. **系统设计优化** - 识别布局薄弱点(如过孔stub导致的反射) - 优化均衡器参数(CTLE/DFE)[^2] 3. **故障诊断** - 定位由阻抗突变、串扰引起的信号劣化 --- ### **五、行业实践案例** - **PCIe链路测试**:使用BERT注入$10\% \text{ UI}$(单位间隔)的抖动,验证接收端在$10^{-12}$ BER下的容限[^1]。 - **112G PAM4系统**:通过通道仿真器叠加插入损耗(>30dB)和串扰,测试SerDes均衡能力[^2]。 ---
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