- 博客(5)
- 收藏
- 关注
RSS订阅原创 AXI零散知识点
假如起始地址是 72（必须和突发大小是对齐的），相邻两个32字节对齐，并且起始地址位于其间的地址是 64 和 96，因此 lower address 便是 64，upper address 便是 96-4=92 (即减去突发大小)，因此此次突发的地址依次是 72, 76, 80, 84, 88, 92, 64, 68，需要注意的是传输地址中不包括96这个地址。每次传输的地址等于上一次传输的地址加上传输的大小（即AWSIZE信号所给出的传输的字节数），每次传输的地址是固定的，即为 AWADDR。
2024-12-25 16:39:37
1257
原创 Xilinx MIG IP笔记 1
MIG IP 核的系统输入时钟周期，MIG IP 里面有一个时钟锁相环，系统时钟是这个时钟锁相环的输入时钟，锁相环会根据系统输入时钟自动产生 MIG IP 内部各种所需的时钟。DDR 控制器的仲裁机制，由于 AXI 接口读写通道是独立的，读写各有自己的地址通道，而存储器控制器只有一个地址总线，同一时刻只能进行读或写，这样就存在读/写优先级的问题，这里设置 TMD（Time Division Multiplexing），该设置读写优先级相同，读写交替进行。同样选择“No Buffer”，将由时钟模块生成。
2024-12-25 15:36:46
1471
原创 ERROR : Location Constraint(s) is(are) not provided for certain ports ...
当使用XILINX MIG核时出现上述问题，需要检查自己的ddr io约束文件中pin的名字和大小写是否有误，本人将DDR3_*改为ddr3_*后，问题解决。
2024-12-22 16:46:11
424
翻译 PCIE的简单整理（1）
用 FPGA 实现需要 PCIe 功能，简单的说只需完成 TLP 的处理。TLP 有三部分组成，帧头、数据、摘要（或者称 ECRC）。TLP 头标长 3 或者 4 个 DW，格式和内容随事物类型变化；数据端为 TLP 帧头定义下的数据段，如果该 TLP 不携带数据，那该段为空；Digest段（ Optional）是基于头标、数据字段计算出来的 CRC，成为 ECRC，一般 Digest 段由 IP 核填充。所以， PCIe 的处理在用户层表现为处理 TLP 中头标和数据段。
2024-12-21 15:29:13
168
原创 VCS make[1]: *** [Makefile:110: product_timestamp] Error 1
/usr/bin/ld: /opt/synopsys/vcs_v0_2018.09_SP2/export/vcs/O-2018.09-SP2/linux64/lib/libvcsnew.so: undefined reference to `ZsFinalize'collect2: error: ld returned 1 exit statusmake[1]: *** [Makefile:110: product_timestamp] Error 1
2024-12-18 15:00:26
1786
2
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人