verilog语言使用注意事项

1、关于always的一些用法：
  每个always块是并行执行的，故不能含有相同的变量。一个always不能同时对同一个信号的上升沿、下降沿进行触发。

2、关于执行顺序
  各个always块是并行执行的，always块和initial块是并行执行的，begin-end块内是顺序执行的，但是非阻塞赋值(<=)是并行执行的（不等待上一条语句的执行结果），阻塞赋值(=)是顺序执行的。

3、变量类型
  reg型数据保持最后一次赋值，wire型需要持续驱动。
  always中被赋值变量必须为reg（寄存器型）
  assign为连续赋值，对象需定义为wire型。

4、模块例化时
输入端口：
  从模块内部讲，必须为wire型（不进行声明默认为wire型）
  从模块外部讲，输入端口可连接到wire或reg型变量。
输出端口：
  从模块内部讲，可连接到wire或reg型变量。
  从模块外部讲，必须接到wire型。

注：模块内部理解为该模块内需要用到的，模块外部为模块化后与外部连接的端口。

参考：https://zhuanlan.zhihu.com/p/35442938