useful skew解setup violation的具体做法有哪些?分别有什么影响? (CCD/CCOpt)

文章讨论了在timingpathB的endpoint出现setupviolation时,通过缩短clock路径2(launchclock)或拉长clock路径3(captureclock)来修复问题的影响。关键点是hold和setup的权衡,以及clock路径调整对相邻路径的影响需考虑margin。

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上图中有三条timing path: A, B和C,有4条clock路径到达各个DFF分别为1, 2,3和4。如果现在timing path B的endpoint上有setup violation,我们可以怎样调整clock可以修掉它呢?根据setup的定义可以知道,做短clock路径2和做长clock路径3都可以修掉B处的setup(不考虑实际情况是否允许做短和做长)。那么这两种方案分别有哪些影响呢?
 

方案一:做短clock路径2,也就是path B的launch clock。

其影响在于path B本身的hold会变差,同时path A的setup也会变差,因此需要分别检查二者是否有足够的margin支持将clock路径2做短。

方案二:做长clock路径3,也就是path B的capture clock。

其影响在于path B本身的hold会变差,同时path C的setup也会变差。因此需要分别检查二者是否有足够的margin支持将clock路径3做长。

其实这个问题的本质并不复杂,大家需要记住和理解的是:对同一条path来说,setup变好hold就要变差,反之亦然。同时capture变长对setup有利对hold有害,反之launch长对hold有利对setup有害。

参考资源链接:[SerDes技术深度析: PLL模块与接口限制](https://wenku.youkuaiyun.com/doc/3m798hg6uo?utm_source=wenku_answer2doc_content) SerDes系统在设计中,时钟skew和数据skew是两个关键因素,它们直接影响信号的完整性。时钟skew是指系统内部时钟信号在不同路径上的延迟差异,而数据skew则是指在并行总线上不同数据路径上的延迟差异。这两种skew会导致数据和时钟的同步问题,进而影响整个系统的性能和稳定性。为最小化时钟skew和数据skew影响,设计者可以采取以下措施: 首先,要精确控制时钟路径和数据路径的长度和布局。在设计PCB时,应确保时钟和数据信号的走线尽可能等长,以减少路径上的延迟差异。这通常需要使用专业的EDA工具,如Cadence或Allegro,来精确模拟和布局信号路径。 其次,使用差分信号传输可以在一定程度上减少skew影响。差分信号由一对互为反相的信号组成,能够在接收端通过差分接收器消除共模噪声和某些形式的skew。 再次,利用SerDes内部的时钟恢复机制可以有效补偿时钟skew。PLL模块在SerDes设计中起到关键作用,它通过跟踪输入信号的相位和频率,生成与输入信号同步的时钟信号,从而减少时钟信号之间的偏移。 此外,设计时还应考虑同步开关噪声(SSN),它是由数据转换引起的。可以通过减少芯片封装电感、使用低di/dt驱动器或在设计中增加并行数据宽度来缓SSN的影响。 总之,减少时钟skew和数据skew影响需要综合考虑系统的布局布线、信号类型选择以及电路设计的细节。建议深入研究《SerDes技术深度析: PLL模块与接口限制》,这份资料详细探讨了SerDes设计中时钟和数据同步问题,并提供了决方案和最佳实践,帮助设计者掌握减少skew影响的有效方法。 参考资源链接:[SerDes技术深度析: PLL模块与接口限制](https://wenku.youkuaiyun.com/doc/3m798hg6uo?utm_source=wenku_answer2doc_content)
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