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initial、always一个模块中可以包含多个 initial 和 always 语句，但 2 种语句不能嵌套使用。 这些语句在模块间并行执行，与其在模块的前后顺序没有关系。 但是 initial 语句或 always 语句内部可以理解为是顺序执行的（非阻塞赋值除外）。 每个 initial 语句或 always 语句都会产生一个独立的控制流，执行时间都是从 0 时刻开始。initial语句initial 语句从 0 时刻开始执行，只执行一次，多个 initial 块之间是相互独立的。

1.标识符标识符：模块名、变量名、常量名Verilog是大小写敏感的（a和A是不同的） 标识符：任意一组字母、数字、$、_的组合 标识符的第一个字母必须是字母或下划线 书写标识符时应该简洁明了清晰，最好能够体现含义，如clk_50M:表示50兆赫兹时钟　　cpu_addr:表示CPU的地址线2.变量变量：使用前进行声明线网变量net 寄存器变量register3种数据类型：reg型：寄存器数据类型。（在过程块中赋值使用）寄存器表示一...