20140919-FPGA-有效观察设计中的差分信号

      今天回来坐在电脑前，打开Xilinx的Documentation Navigator寻找NCO相关的User Guide，但是在不经意中发现了一个这样的IP，我感觉对于观察设计中的查分信号十分有用。之前在和Xilinx的FAE交流时，他说他们的设计中都会把差分信号变为单端信号，便于自己观察。

       差分信号多用于高速的数据总线或者时钟信号，如果要观察数据总线的话，通过调用原语的方式工作量略大，这里Xilinx有个IP为我们解决了这个问题，不得不给个赞！

      IP核的名字如下， LogiCORE IP Utility Differential  Signaling Buffer (v1.01a)。具体就自己看手册了。

     文章结尾，就贴出一张datasheet的中截图，回顾下常用的差分应用场景：

      

        

       至于原语，就可以在templet中对应寻找了：

      

        大概就是这么多了，感觉下次从工程中引出需要外接到逻分的差分信号就可以方便点了

   

转载于:https://www.cnblogs.com/JustDoFPGA/p/8412737.html