FPGA任意偶数、奇数、小数分频器

最新推荐文章于 2024-04-20 14:54:57 发布

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#verilog #fpga #分频

本文介绍了使用Verilog实现偶数、奇数及任意小数分频器的方法。包括具体的Verilog代码示例，以及如何通过组合不同类型的分频器来达到小数分频的效果。

一、偶数分频器

偶数分频器原理不在介绍，直接给出verilog代码。


module even_div
#(
parameter		DIV		=	4,
parameter		WIDTH	=	8

)(
	input					clk,
	input					en,
	input					rst_n,
	
	output	reg				locked,
	output	reg				clk_out
);

reg	[WIDTH-1:0]		div_reg	=	DIV;

always@(posedge clk or negedge rst_n)begin
	if(!rst_n)begin
		locked	<=	1'b0;
		clk_out	<=	1'b0;
		div_reg	<=	0;
	end
	else begin
		if(!en)begin
			locked	<=	1'b0;
			clk_out	<=	1'b0;
			div_reg	<=	0;
		end
		else begin
			//clk_out locked.
			locked	<=	1'b1;
			
			//divide counter
			if(div_reg < (DIV-1'b1))begin
				div_reg	<=	div_reg + 1'b1;
			end
			else begin
				div_reg	<=	0;
			end
			
			//According value in Divide Counter, clk_out is output 
			if(div_reg<(DIV>>1))begin
				clk_out	<=	1'b1;
			end
			else begin
				clk_out	<=	1'b0;
			end
		end	
	end
end

endmodule