a133760的博客

写在前边的话：如果你能搜到此篇文章，我就默认你对AXI4-Stream有了一个大致的了解（至少知道此协议不包含任何地址映射，仅仅是一串数据流）。本文是基于video in IP的对视频信号转AXI4-Stream信号的验证。因为博主现在不用OV5640/OV7725等之类的传感器了，因此抄无可抄，必须自己探究一下这个IP的输入时序是怎样的。只有理解了输入和输出的时序是怎样的，我们才能应用这个IP得心应手，才能不被这类IP所吓到（请注意，是这类！！）。正文开始：Video-in IP长下...

本实验是双核AMP(asymmetrical processor)实验。双核实验需要CPU0向CPU1发出软件中断从而唤醒CPU1。CPU1对CPU0中的数据进行操作。CPU0和CPU1共享一段内存空间（可以把这段共享空间当作数据交换的部分）。首先要建立一个Vivado工程。这里完成的思路是：CPU0接收串口发来的数据，发出软件中断，唤醒CPU1. CPU1通过AXI接口控制LED的闪烁频率。硬件部分：需要设计一个参数可调的分频器（输出频率10Hz-0.2Hz之间）。另外，还需要设计..

FIFO即First in first out.就是先进先出。这种技术其实早已经不是什么新鲜东西。网上有关它的描述很多，但是还是想说一下自己的理解。本篇博客挖掘的不是太深入，只是介绍了一下FIFO的时序。将重点放在写空(wrempty)、写满（wrfull）、读空（rdempty）、读满（rdfull）等几个关键状态上。笔者在用FPGA实现这个功能前，看了看原子哥的教程视频。有关FIFO的用途...

在Altera系列的FPGA中.mif文件可以设计一个ROM。这个ROM里可以存放数据波形，产品ID，甚至还可以是简单的灰度图像库。但不建议ROM的深度超过10000，这样会影响ROM的性能。创建.mif文件可分为以下几个流程：1.先利用Quartus II创建一个.mif文件，例如myrom.mif；2.Matlab创建一个.txt文件，写入相应的地址和数据；3.复制.txt中的...